i_chip_backend的博客

INVS里的DanglingWire的自动化清理实战

INVS里的DanglingWire的理解和解决办法

使用Multi-Bit来提高设计的极限

IC设计中通常基于设计时间线/业务线分为前端设计和后端实现，这个也是大家通常所能理解和接受的。类似下图可以看到这里的FE/BE有一个明显的桥接地带，就是逻辑综合（synthesis），所以在实际的公司业务部门分部上，会有下列三种情形存在：将综合部分会划归为前端将综合划归为后端将综合单独出来，变为中端（ME：middle-end）这里的三种方式笔者都有接触，相对于不同业务各有优缺点，但是从芯片的整体规模日益增大的趋势下，第三种的情形未来应该会越来越多方式适用情形优势不足

功耗分析方法的更新终于上线了，希望没有让大家久等 ????在上一篇分享EDA工具里的功耗分析方法（上）中，一起见识了EDA工具在功耗分析中的策略和归一化的方法，便于表述起见，引用下表作为本章的知识起步点：功耗类别目标类别计算公式解释内部功耗pinPlinternal=∑1nAPininternalP_{linternal}=\sum_1^nAPin_{internal}Plinternal​=∑1n​APininternal​基于所有pin上漏电功耗的总和翻转功耗

高颜值的GUI后面是更为强大的命令函引擎

玩转calibredrv，优雅灵活的浏览GDS视图的方方面面

版图ECO的那点事（中）如何在APR实现ECO的时候，效率更高，效果更好，一起来看看这里的：ECO版图实现的技巧和经验吧。希望能带给大家共鸣

芯片ECO的阶段是成功tape-out的最后阶段，稳扎稳打方能越战越勇。同时，合理使用命令处理细节问题，也是保证高效成功的必要条件

在当前的形式验证的领域，主要有两个工具，一个就是Cadence的conformal，另外一个就是Synopsys的formality（以下简称FM）。通常情况下，形式验证的工具的主战场，是在RTLvsSYN这个阶段，主要是由于综合器的mapping/optimization会遇到各种各样的挑战。但是，本案有一些不同，在通常很容易的SYNvsLAY里边，出现了一点小插曲。笔者整理了一下，以嗜各位读...

*https://mp.weixin.qq.com/s?__biz=MzUyMjg0MTcwMQ==&mid=2247484008&idx=1&sn=2eea7c33f552c5c71d370d56b91c052b&chksm=f9c4f962ceb37074c63c6dd5fbc831ff3b818b4be7fd1bb3975f86325425a8678f8bc6...