i_chip_backend的博客

对于物理验证中的LVS，需要对各种物理器件进行SpiceVsGDS的比对，基于现在流行的std-cell的库的设计方法，LVS需要对CMOS器件多相应的处理，这里会涉及到一些具体的物理库的知识和小的技巧，这里结合具体的物理设计和CDL形态，一起探讨一下std-cell的在LVS的特殊处理，ICer GO！

StarRC的寄生参数抽取可以作为签收标准，和APR相比通常有如下的优（完）势（备）性以上种种，常见的影响主要是来自于metal filll。metal fill是一种常见的处理芯片流片的密度（density）问题。与常规的APR操作不同，metal fill通常实在calibre（GDS 工具里边）完成的，虽然历史上也流行过在APR工具里边完成的流程。但是从处理效率和独立想上而言，metal fill 确实是calibre等GDS工具的强项。

在生活和工作中，经常会遇到电子发票归集的问题，通常出差或者报销，都需要给公司提供相应的电子发票，但是目前国内的电子发票开具系统非常多，各家的文件命名格式也不尽相同，通常无法通过电子发票的PDF推测出发票里边的具体内容，这个对于归集电子发票的信息，不是很方便，基于这个诉求，笔者开发了一个python脚本，用来归集电子发票的费用信息，非常方便大家对于多张电子发票的费用信息做抽取和归总。文件的最后一行，会标记出所有处理的电子发票的数量和累计金额。这里有很多信息，通常大家关心的是发票价格信息，具体是这里。

使用python辅助小朋友教育

ChatGPT：一个需要强烈关注的AI产品

LEF和DEF是APR工程师工作中经常会碰到的两类文件，也会对APR的基础配置和APR的flow产生直接的影响。基本相当于APR物理设计的基础建设。

INVS里的DanglingWire的理解和解决办法

LVS在物理验证的重要性不言而喻，多一写了解，早一天TO！

使用Multi-Bit来提高设计的极限

IC设计中通常基于设计时间线/业务线分为前端设计和后端实现，这个也是大家通常所能理解和接受的。类似下图可以看到这里的FE/BE有一个明显的桥接地带，就是逻辑综合（synthesis），所以在实际的公司业务部门分部上，会有下列三种情形存在：将综合部分会划归为前端将综合划归为后端将综合单独出来，变为中端（ME：middle-end）这里的三种方式笔者都有接触，相对于不同业务各有优缺点，但是从芯片的整体规模日益增大的趋势下，第三种的情形未来应该会越来越多方式适用情形优势不足

通过三篇的学习，对于memory的结构，原理，特征参数、批处理生成和项目遴选都有了基本的了解和认识，希望这个系列的文章可以带给大家灵感和启发，在项目中可以更好地理解和应用memory，对项目带来更高效的收益和PPA。

相比memory array，SRAM的内部结构会更有趣，操作也更灵活多变

SRAM是芯片重要的存储介质，本系列文章通过从原理到使用，逐步走进SRAM的奇妙路程

python 在ICer里边的应用分享

经过上一篇文章的介绍，小伙伴已经对python有了一定的了解，这么好的一个蛋糕就摆在那里，隔着橱窗看看都让人垂涎欲滴，怎么才可以得（用）到（起）它（来）呢？怎么菜才能选择一个好的工具？怎么才能把这个工具利用起来？这将是本章讨论的要点所在：编译器的选择作为一个正值发展青壮年时期的高级语言（*诞生于1990年*），易用的语法、友好的开发支持和广大的用户，支持python的编译器确实有不少。可选的工具Visual Studio：MS出品的大而全的代码IDE工具，体积庞大Visual Studio

使用python提升工程师的软实力

功耗分析方法的更新终于上线了，希望没有让大家久等 ????在上一篇分享EDA工具里的功耗分析方法（上）中，一起见识了EDA工具在功耗分析中的策略和归一化的方法，便于表述起见，引用下表作为本章的知识起步点：功耗类别目标类别计算公式解释内部功耗pinPlinternal=∑1nAPininternalP_{linternal}=\sum_1^nAPin_{internal}Plinternal​=∑1n​APininternal​基于所有pin上漏电功耗的总和翻转功耗

EDA工具根据功耗的构成和计算方法，结合自身流程，自有一套科学完备的计算方式和方法

高颜值的GUI后面是更为强大的命令函引擎

玩转calibredrv，优雅灵活的浏览GDS视图的方方面面

诱人（催人）的流片日（Tape-Out day）迫在眉睫，项目经理天天黑着脸在后端组来回踱步，但依然强（目）颜（露）欢（凶）笑（光）：各位后端大神啊，ECO状态如何？这周能不能把芯片TO出去啊？各位经理，各位同学，先别着急，ECO的最后几轮，才是真正考验数据库、流程、floorplan的关键时候，成王败寇，此刻方才见分晓！一起来看看ECO的收尾阶段，到底有什么潜在的坑，让一些chip意外滑过了TO-day。MCMM的挑战通常，在芯片的后期，每一次的时需调整，都是谨小慎微的，基本原则就是稳稳当当的走

版图ECO的那点事（中）如何在APR实现ECO的时候，效率更高，效果更好，一起来看看这里的：ECO版图实现的技巧和经验吧。希望能带给大家共鸣

一个完整的层次化设计，在代码设计阶段，就应该树立层次化的理念。这里边主要由以下几个考量简化大规模设计的必经之路后端实现的真实需求验证和设计的一致性相关配套、支持文件的参照点（SDC、UPF等等）从架构入手，合理分布RTL的层次结构，让整个设计看起来张弛有道。这个思路体现如下前端设计人员按照下面的思路过程来设计代码. 设计inst_1代码，2. 设计...

层次化设计适当下非常流行的设计思路，随着芯片的规模越来越大，fullchip的数据量和复杂度和过去已经不能同日而语了，无论是工具的runtime和QoR，直接完成full-chip的工作越来越不现实。所以，在这里，就需要引入“层次化的设计（hierarchy design）”的概念，从芯片的规划开始，曾策划贯穿整个设计流程，下面的各个设计方面都会受到不同程度的影响RTLUPFverifi...

这个世界上，什么对会变，唯一不变的就是变化本身。对于世事无常和外界的更迭，只有坚持本真，不忘初心做事情，才能以不变应万变，杀出一条血路，达到自己的新目标。看看最近两周那可谓是风云变化，先是十年的权游变得编剧直接成“变剧”，给了苦等多年的权游迷一个大大的surprise！而后国内国际贸易的争端升级，某国内一线大厂挺身而出，迎接挑战。可以看到，之所以可以以一司之力挑起重任，还是应了那句老话：科学技术...

书接上文（点击查看前文：浅论芯片低功耗的设计实现（上）），在低功耗的道路上，看看还有什么大招可以用Vt cell的应用从上一篇文章可以看到，不同Vt下的cell特性是不同的，现在的工艺都会提供不同倾向的Vt库，见下表Vt-TypespeedLeakage Powerpin compatiblepriorityperformence scenarioSVTnorm...

众所周知，随着芯片越来越大，功能越来越丰富，以及移动市场的需求，低功耗的芯片设计，越来越受到推崇。这里，艾思结合多年的低功耗设计经验，把一些理念和方法，分享给各位。通过一些理论书籍，大家都知道功耗的来源主要分为两种，一种是动态，一种是静态。先来看一下，动态功耗的计算公式为，dynamic power = switching power + internal powerswitching ...

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