注:
- 系统时钟来源可以是:HSI、PLLCLK、HSE。
- PLL时钟来源可以有两个,一个来自HSE(HSE或HSE/2),另外一个是 HSI/2。
- HSE 最常使用的是 8M 的无源晶振。当确定HSE为 PLL 时钟来源的时候, HSE 可以不分频或者 2 分频,通常我们设置为 HSE 不分频(即分频系数为1)。
- HSI 是内部高速的时钟信号,频率为 8M,根据温度和环境的情况频率会有漂移,一般不作为 PLL的时钟来源。
- 通过设置 PLL 的倍频因子,可以对 PLL 的时钟来源进行倍频,倍频因子可以
是:[2,3,4,5,6,7,8,9,10,11,12,13,14,15,16],通常我们设置PLL 的倍频因子为 9 倍频。 - 因为我们设置 PLL 的时钟来源为 HSE=8M(1分频),所以经过 PLL 倍频之后的 PLL 时钟: PLLCLK = 8M *9 = 72M。72M 是 ST 官方推荐的稳定运行时钟,如果想超频的话,增大倍频因子即可,最高为128M。
- 系统时钟SYSCLK 经过 AHB 预分频器分频之后得到时钟叫 APB 总线时钟,即 HCLK。通常设置预分频器分频系数为 1 分频,即 HCLK=SYSCLK=72M。
- APB2总线时钟 PCLK2由 HCLK经过高速 APB2预分频器得到,分频因子可以是:[1,2,4,8,16]。HCLK2属于高速的总线时钟,片上高速的外设就挂载到这条总线上,比如全部的 GPIO、USART1、SPI1 等。至于 APB2 总线上的外设的时钟设置为多少,得等到我们使用该外设的时候才设置,我们这里只需粗线条的设置好 APB2 的时钟即可。通常设置APB2预分频器分频系数为 1 分频,即 PCLK2 = HCLK =72M。
- APB1总线时钟 PCLK1 由 HCLK 经过低速 APB1 预分频器得到,分频因子可以是:[1,2,4,8,16]。HCLK1属于低速的总线时钟,最高为 36M,片上低速的外设就挂载到这条总线上,比如USART2/3/4/5、SPI2/3,I2C1/2等。至于 APB1总线上的外设的时钟设置为多少,得等到我们使用该外设的时候才设置,我们这里只需粗线条的设置好 APB1 的时钟即可。我们通常设置APB1预分频器分频系数为 2 分频,即 PCLK1 = HCLK/2 = 36M。
总结:
- HSE =8MHz
- HSI=8MHz
- 系统时钟SYSCLK=PLLCLK = ((8M)/1)*9 = 72M。
- APB总线时钟HCLK=SYSCLK=72M。
- APB1总线时钟PCLK1= HCLK/2 = 36M。
- APB2总线时钟PCLK2 =HCLK/1 =72M。
辅助资料: