DDR知识补遗

DDR知识补遗

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SRAM： Static Random-Access Memory SDRAM: Synchronous Dynamic
Random-Access Memory DDR: Double Data Rate Synchronous Dynamic
Random-Access Memory

SRAM与SDRAM的对比：

存储	构成	容量	价格	备注
SRAM	使用DQ触发器，1bit 需要4~6晶体管存储	最大1~4M Byte	由于制造工艺价格较高
SDRAM	使用电容存储，1bit 需要1个10的-14次方F的电容	容量很大，128M轻松实现	价格较SRAM便宜很多
DDR	类似SDRAM，速度比较SDRAM快	容量可以很大1G、2G、4G、8G、16G、32G

嵌入式中的DDR是PC机上的DDR演化而来的：

PC机上的DDR内存条

PC机主板架构

如图示PC机主板架构中，主要有CPU和芯片组两部分组成，CPU与北桥通信，在北桥芯片中集成内存管理、显存管理，并对南桥芯片进行管理，而南桥芯片管理所有的I/O设备。 在ARM嵌入式主机板中，CPU中集成了内存管理、I/O设备管理、网络设备管理。

如上图DRAM的内部结构，当对DRAM进行读操作时，wrod Line选通，Sense感知Bit Line上的电平，（此时Bit Line上的值代表电容记录的状态），当对DRAM写时，Word Line选通，Bit Line上是要写的内容（根据Bit Line上的“0”，“1”通电容进行充放电），电容的状态需要不断刷新来保持。而读或写的数据先由Data In/Out Buffers缓存然后送给CPU数据或对存储阵列写。由此可见一个存储阵列只能操作一个bit。

内存颗粒中的Bank

有了上图中的Bank就可以一次存储多个bit

PC中 DDR的内存结构

多个内存阵列构成一个Bank，多个Bank构成一个Memory Device,如图中一个Memory Device由8个Bank构成，DRAM每次读或写后必须对操作过的Bank进行刷新和预充电，由个Bank构成，当读第二个Bank时，第一个BanK可以进行预充电，当读第8个Bank时，前7个Bank可以进行预充电，读第9个Bank时，2~7Bank可以预充电。

嵌入式板上Rank的构成见原理图

由图知地址总线ADDR BUS、控制总线CONTROLBUS共用，数据总线DATA BUS分别使用这样构成一个32bit的数据总线（即一个Rank）。

DIMM的含义

Dual-Inline-Memory-Modules

注意
嵌入式ARM芯片中所指的Bank对应内存芯片层面的一个Rank

内存的工作结构

SDRAM读写操作时序

CPU发出读写指令会很快，指令会在队列里排队，然后发给内存控制器，由内存控制器解析出命令序列，并排队，把命令发送给DRAM, DRAM把读到的数据通过数据线反给内存控制器，由内存控制器反回给CPU。 RAS（Row Address Strobe）为行地址锁存信号,CAS(Column Address Strobe)为列地址锁存信号。DQ为数据总线。

内存进化示意图

DRAM变迁的时序图

90年代中期时的DRAM
如上图所示:asynchronous DRAM 在进行读写时，先给出行地址，行地址锁存后，给出列地址，列地址锁存后，内存单元的sense会感知到数据，并送入DQ数据总线上。由于读取数据很大概率是连续读取的，所以当连续读取时并不需要每次读取一个数据宽度的数据都要给出行地址，这样可以合读写速度快一倍，于是就有了FPM(Fast Page Model)；这种模式在内存单元感知数据时，地址总线上处于空闲状态，如果把数据读取和地地址变换部分做成两个独立的模块，可以提升速度，于是就有了内存史上有名的EDO（Extend Data-Out）模式；在读取数据时，如果是连续记取，每次列地址都是加1的，如果在芯片内部做一个累加器在读取一个数据后，列地址自动加1，这样就可以省掉列地址改变的时间，于是就有了BEDO（Bust Extend Data-Out）模式，这一种模式也是异步内存的终极模式。

同步内存变迁的时序图

异步内存的应用大约在90年代，由于CPU更新换代比较快，可能会出现CPU和内存升级不同步的情况，给升级换代带来许多麻烦；异步机中会有一些等待延时机制，限制了内存速率的提高，见于内存与CPU距离比较近的应用场景，内存又转回了同步内存。如图示DMC给出了同步的时钟信号，在同步信号的上升沿检测RAS信号，内存单元进行行地址解码及锁存，在同步时钟的上升沿检测CAS信号内存单元进行列地址解码及锁存，内存的数据感知传感器会根据同步时钟的上升沿来感知数据并送到数据总线。由图看出BEDO是由CAS控制来感知数据的，所以SDRAM与BEDO异步内存的速率相差不大。但同步内存有相当大的适应性和升级的潜力。为了速率的提升，在SDRAM读取数据时，把同步时钟的上升沿和下降沿都利用上，这样速率会比SDRAM快一倍，于是就有了DDR内存，图中的CAS-2指的是RAS与CAS之间延时两个周期。

SDRAM与DDR内存时序信号的比较

如图示，当DMC与SDRAM通信时，在同步时钟的上升沿由DMC向数据总线上送数据，同步时钟的下降沿内存器件锁存数据，而在DDR中同步时钟上升沿和下降沿都由DMC向数据总线上送数据，这样内存器件不知道什么时候数据稳定可以锁存，所以由DMC提供一条DQS线，产生通知内存器件可以锁存的信号。

高速电路中使用差分信号的原因

差分线上传输的是大小相等符号相反的一对信号，在解析信号有效时，必须保证两条线上的符号是相反的，在布线时差分线走的很近，有干拢时会在两根线上产生两个同样的干扰信号，在接收端会收到两条线上的信号同相即符号相同，这时被认为是干扰信号。

关于DDR的延迟环

由于外部信号传到芯片内部需要一定时间，会导致内部感知到信号时与外部发生的时间发生变化，在输出时也同样会有延迟，两个延迟时间加在一起会对高速信号中产生不可按的干拢，于是DDR内部会有一个DLL(Delay Lock Loop)，它把输入的信号向后延时到外部时钟的下一个上升沿时内部才起作用，通过最初的调整时间来保证芯片内外的时间同步

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1G bit = 128M x 8I/O

4个芯片的片选连在一起同时选通，此时CPU一次能读取32bit的数据。

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