verilog中generate用法及参数传递（转）

最新推荐文章于 2023-09-07 19:06:30 发布
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转自：http://blog.163.com/yunwang2008@126/blog/static/1153145032010628113154604/
一：generate

 

Verilog-2001添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if-else和case语句，根据条件不同产生不同的实例化。

用法：

1. generate语法有generate for, genreate if和generate case三种

2. generate for语句必须有genvar关键字定义for的变量

3. for 的内容必须加begin和end

4. 必须给for语段起个名字

例子：

1. generate for例子：

   generate

   genvar i; //generate 8 samll fi

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weixin_30509393
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