FPGA中奇偶校验位产生器

奇偶校验位产生器

        输入8位的数据奇偶校验位为：

module    parity(even_bit,odd_bit,input_bus);

input [7:0] input_bus;

output even_bit,odd_bit;

assign odd_bit = ^input_bus;    //产生奇校验位

assign even_bit = ~odd_bit;    //产生偶校验位

endmodule