芯片/半导体制程 收缩 shrink

shrink是芯片制造厂常用的手段。一个工艺节点研发成功后，其研发成本是很高的。如果可以在这个工艺节点上持续优化，面积，功耗等等，也是一种最大化利用原有投入的方式。就像intel就在14nm上做的一样，研发14nm+++持续优化。Shrink，也是一种优化手段。

Shrink本质上是利用光照（MASK）等比例缩放后，使得晶体管尺寸缩小一点，芯片仍然能够正常工作，从而减少芯片面积，降低成本。

那么shrink的比例是多少？

Shrink 一般可以将晶体管的尺寸缩小0.9倍。大约每个边长缩放为0.9，整体面积缩小0.81。

这个过程又称为芯片收缩（die shrink）。

然而，按比例缩小可能引入新的问题，例如漏电流增大，但是通过工艺参数可以来调节漏电，shrink在不改变工艺特性的基础上，修修补补，也能挖掘这个工艺节点的潜力。这些shrink后的工艺节点，也被人称为半节点。

例如：

40nm是45nm shrink后的半节点。

28nm是32nm  shrink后的半节点。

20nm是22nm shrink后的半节点。

14nm也可以看作16nm shrink后的半节点。

把前面的工艺，乘以0.9就可以了。

Die shrink是芯片制造厂家来做的，和芯片设计公司没有关系。

工程师设计完成的版图都是 pre shrink的，而foundary生产的时候，直接进行shrink，生成的die的面积等比例缩小。

设计人员计算最后的Die面积，实际上要算shrink之后的，而不是版图的面积。

EDA工具标注的都是shrink前（pre shrink）的面积。

就好比设计公司给了芯片制造厂一张10X10的设计图纸，而芯片厂生产的尺寸却是9x9。

经过这些优化后的，40nm，28nm等成为了更成熟和长寿的工艺。而原有的45nm，32nm等，与优化后的40nm，28nm相比，不再具有优势，厂家不再推这些工艺。事实上，业界通常把45nm/40nm, 32nm/28nm, 22nm/20nm, 16nm/14nm 这些工艺节点，看作同一个工艺节点，是一代，只是厂家通过shrink这种手段，进行的优化。

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PR/layout完成时对应面积为pre shrink面积；在生产后的为post shrink面积
post shrink面积 = pre shrink面积 * (shrink系数)^2

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Shrink是为了加速和简化工艺研发。例如：部分110nm的工艺就是基于130nm工艺shrink得到的。
只要是foundary给出的PDK都是准确的，模型也是基于shrink后的构建的。
设计人员将GDS给foundary，foundary对于版图进行shrink，然后制作mask，芯片上实际加工的尺寸是版图尺寸shrink后的尺寸。

参考链接

http://www.chinaaet.com/article/3000141395

https://bbs.eetop.cn/thread-942048-1-1.html

关于shrink factor的问题 - 后端讨论区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -