vivado中的ila debug

前提:使用该方法进行debug的信号端口在模块中是可见的(即:顶层的输入输出信号)
1.右键想要观察的信号,点击debug
在这里插入图片描述
2.debug后会出现小虫标志,然后点击block design界面的自动连接,会自动连接ila(可设置观测信号深度)
在这里插入图片描述
3.程序下载到板子后,会自动跳出ila界面,设置好触发条件即可观察波形。
在这里插入图片描述

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VivadoILA是用于调试FPGA设计时的工具,可以用于捕获和显示FPGA内部信号的状态。如果您想捕获模拟信号而不是FPGA内部信号,则需要使用Vivado Logic Analyzer。 要使用Vivado Logic Analyzer,您需要执行以下步骤: 1. 在Vivado打开Design Sources窗口,然后单击Add Sources按钮。 2. 选择Add or create simulation sources选项,然后单击Next。 3. 在Add or create simulation sources窗口,选择Create File选项,然后单击Next。 4. 在Create Simulation Source窗口,选择VHDL或Verilog语言,然后输入文件名,例如testbench。 5. 单击Finish,然后在Design Sources窗口双击新创建的testbench文件。 6. 在编辑器添加所需的模拟信号。 7. 在Vivado打开Simulation窗口,然后单击Run Simulation。 8. 在Simulation窗口,选择Waves窗口,然后单击Add Wave按钮。 9. 在Add Wave窗口,选择VCD/FSDB File选项,然后单击Next。 10. 在VCD/FSDB File窗口,选择testbench文件,然后单击Next。 11. 在VCD/FSDB File窗口,选择所需的模拟信号,并将其添加到波形窗口。 12. 在Vivado打开Hardware Manager窗口,然后单击Open Target按钮。 13. 在Hardware Manager窗口,选择Open New Target选项,然后选择FPGA设备。 14. 配置FPGA设备,然后单击Program按钮。 15. 在Hardware Manager窗口,单击Open Debug按钮。 16. 在Debug窗口,选择Logic Analyzer选项,然后单击Add Trigger按钮。 17. 在Add Trigger窗口,选择触发条件,例如当模拟信号达到特定值时触发。 18. 单击OK,然后单击Start按钮。 19. 在波形窗口,观察模拟信号的状态并进行调试。 注意:使用Vivado Logic Analyzer需要在设计添加适当的模拟信号,并在仿真捕获这些信号。如果您没有添加适当的模拟信号,则无法使用Vivado Logic Analyzer进行调试。
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