【SpinalHDL】组件Component和包Bundle

惜缘若水

已于 2023-09-21 21:32:30 修改

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分类专栏： SpinalHDL 文章标签： scala fpga开发开发语言

于 2023-04-30 20:53:46 首次发布

本文链接：https://blog.csdn.net/kissdragan/article/details/130451358

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在SpinalHDL中，Component和Bundle都是用于定义硬件模块的关键词，但它们的用途和作用略有不同。

1.Component

Component是用于定义硬件模块的关键词，类似于Verilog中的模块或者VHDL中的实体。它通常用于定义一个功能单一的硬件模块，比如一个加法器、一个时钟分频器等。一个Component只能有一个输入端口和一个输出端口，且其内部的信号都需要通过端口与其他模块进行连接。在SpinalHDL中，一个Component通常定义为一个继承自Component类的Scala类。

下面是一个用于实现加法的Component的示例代码：

import spinal.core._

class Adder(width: Int) extends Component {
  val io = new Bundle {
    val a = in(UInt(width bits))
    val b = in(UInt(width bits))
    val sum = out(UInt(width bits))
  }
  
  io.sum := io.a + io.b
}

在上述代码中，Adder是一个继承自Component的Scala类，其中定义了一个名为io的Bundle对象，用于描述该模块的输入和输出端口。在io对象中，a和b分别表示输入端口，sum表示输出端口。模块的功能是将输入的a和b相加，并将结果输出到sum端口。

2.Bundle

Bundle是用于定义信号的集合的关键词，通常用于定义一个复杂的硬件模块，其中包含多个信号的组合。一个Bundle可以包含多个信号，每个信号都是一个Bits类型的对象，可以是输入信号、输出信号或者中间信号。在SpinalHDL中，一个Bundle通常定义为一个继承自Bundle类的Scala类。

下面是一个用于实现FIFO缓存器的Bundle的示例代码：

import spinal.core._

class Fifo(width: Int, depth: Int) extends Bundle {
  val enq = new Bundle {
    val data = in(UInt(width bits))
    val valid = in(Bool)
    val ready = out(Bool)
  }
  val deq = new Bundle {
    val data = out(UInt(width bits))
    val valid = out(Bool)
    val ready = in(Bool)
  }
  val count = out(UInt(log2Up(depth+1) bits))
  val empty = out(Bool)
  val full = out(Bool)
}

在上述代码中，Fifo是一个继承自Bundle的Scala类，其中定义了多个Bits类型的信号，包括输入端口、输出端口和中间信号。

在上述代码中，enq和deq均为Bundle类型的对象，它们都包含了data、valid和ready三个信号。其中，data表示数据信号，valid表示有效信号，ready表示就绪信号。在该模块中，enq表示FIFO的输入端口，deq表示FIFO的输出端口。count表示FIFO中当前存储的数据个数，empty表示FIFO是否为空，full表示FIFO是否已满。

使用Component和Bundle定义硬件模块的时候，需要注意以下几点：

定义Component和Bundle时，需要继承自Component和Bundle类；
在Bundle中定义的信号可以在不同的Component中共享，从而简化信号的连接；
Bundle中的信号可以使用.运算符进行访问，例如：fifo.enq.data表示FIFO的输入数据信号；
在连接两个Bundle对象时，需要使用.asInput或.asOutput将其转换为输入或输出端口，例如：fifo.enq.asInput表示FIFO的输入端口。

下面是一个使用Adder和Fifo模块的示例代码：

import spinal.core._

class TopLevel(width: Int, depth: Int) extends Component {
  val io = new Bundle {
    val a = in(UInt(width bits))
    val b = in(UInt(width bits))
    val sum = out(UInt(width bits))
    val fifo = new Fifo(width, depth)
  }
  
  val adder = new Adder(width)
  adder.io.a := io.a
  adder.io.b := io.b
  io.sum := adder.io.sum
  
  io.fifo.enq.data := io.sum
  io.fifo.enq.valid := True
  io.fifo.deq.ready := True
}

object TopLevel {
  def main(args: Array[String]): Unit = {
    SpinalConfig(targetDirectory = "output/").generateVerilog(new TopLevel(width = 32, depth = 16))
  }
}

在上述代码中，TopLevel是一个继承自Component的Scala类，其中定义了一个名为io的Bundle对象，用于描述该模块的输入和输出端口。在TopLevel中，我们将Adder和Fifo模块实例化，并通过io对象进行信号的连接。具体地，我们将Adder的输出信号连接到Fifo的输入端口，将Fifo的输出端口连接到TopLevel的输出端口。