基于FPGA的四位数码管显示按键计数器设计（verilog编程)

最新推荐文章于 2024-05-27 19:33:01 发布
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分类专栏： FPGA 文章标签： fpga开发
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版权

软件：Vivado 2022.2

硬件：BASYS 3

设计描述：通过开发板上的四个按键，按下一次记数加一，分别由四个数码管从左到右分别显示四个按键记数情况。

例：

1.初始值为0000，意为无记数

2.当按下第一个按键，记数加一，数码管显示1000

3.再次按下一第一个按键，记数加一，数码管显示2000

4.按下第二个按键9次，数码管显示2900，第二位记满

5.当再次按下第二个按键后，数码管显示2000

应用原理：

1.按键去抖动：

        通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时, 由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动 。抖动时间的长短由按键的机械特性决定,一般为5ms～20ms。这是一个 很重要的时间参数,在很多场合都要用到。按键稳定闭合时间的长短则是由操作人员的按键动作决定的,一般为零点几秒至数秒。键抖动会引起一次按键被误读多次。为确保对按键的一次闭合仅作一次处理,必须去除键抖动。        

 

2.数码管显示：

        共阳极数码管 ：

        共阳极数码管的8个发光二极管的阳极（二极管正端）连接在一起。通常，公共阳极接高电平（一般接电源），其它管脚接段驱动电路输出端。当某段驱动电路的输出端为低电平时，则该端所连接的字段导通并点亮。

        共阴极数码管：

        通常，公共阴极接低电平（一般接地），其它管脚接段驱动电路输出端。当某段驱动电路的输出端为高电平时，则该端所连接的字段导通并点亮。

                                              

设计思路：

按键扫描消抖延时：

        BASYS 3开发板W5引脚的时钟为100MHZ，设计采用10ms的按键消抖，100MHz（0101_1111_0101_1110_0001_0000_0000）分频记数得100Hz(1111_0100_0010_0100_0000)

        即为10ms延时

数码管显示：

        BASYS 3 数码管的是共阳极，所以引脚输出为0时亮起。 按键记数每一位从0到9显示，记满9次归零。

                                               共阳极数码管显示（七位和八位）

共阳七位（不包括小数点）八位
0100000011000000
1111100111111001
2010010010100100
3011000010110000
4001100110011001
5001001010010010
6000001010000010
7111100011111000
8000000010000000
9001000010010000

代码示例：

按键消抖模块：

module delay(clk,key,key_delay);
   input clk;//100MHz
   input key;//按键输入
   output key_delay;//按键消抖判断输出
   reg key_delay;
   reg[19:0] cnt1;//10ms延时20位记数
    always@(posedge clk)//100Mhz
begin
if(key)   //假如按键按下，按键按下为高电平
begin
   if( cnt1==20'b1111_0100_0010_0100_0000 && key) //10ms
    key_delay<=1;   //延时后，如果key仍然为1，则key_delay输出1，确认按键按下
   else begin
   cnt1<= cnt1+1;key_delay<=0; //  否则输出0，
        end
end
else begin 
    cnt1<= 0 ; key_delay<= 0 ;  //当key不为1 时，计数器清零，输出0
     end
end
   
endmodule

记数模块：

module cnt_delay(key_delay,cnt);
    input key_delay;
    output reg [3:0]cnt;
    
    always@(posedge  key_delay )    //以按键作为时钟信号,实现计数
begin
    if(cnt==4'b1001)
         cnt<=0;
    else
         cnt<=cnt+1;
end
endmodule

主模块：

module but_delay_cnt_4(clk,key1,key2,key3,key4,dig,seg);
input clk;   //clk是Basys3板上时钟100 MHz
input  key1,key2,key3,key4;//按钮1，2，3，4
output dig;
output seg;
reg[3:0] dig;//位选数码管
reg[6:0] seg;//段选数码管
wire key4_delay,key1_delay,key2_delay,key3_delay;//按钮消抖按下输出
reg [19:0] cnt;//延时计数器,100MHz/3KHz,
reg [15:0] seg_count;//按键扫描计数器
reg clk_ttt;//数码管位选动态扫描频率,3KHz
reg [1:0]selcnt;//数码管位选标志位，0，1，2，3
reg [1:0]ain;//位选0123对应的段选标志位
wire [3:0]cnt1,cnt2,cnt3,cnt4;//段选转换标志位，0-9

//按键消抖，判断按键按下
delay U1(.clk(clk),.key(key1),.key_delay(key1_delay));    
delay U2(.clk(clk),.key(key2),.key_delay(key2_delay));      
delay U3(.clk(clk),.key(key3),.key_delay(key3_delay));
delay U4(.clk(clk),.key(key4),.key_delay(key4_delay));     


//判断按键上调变，即为按键按下，记数加一
cnt_delay K1(.key_delay(key1_delay),.cnt(cnt1));
cnt_delay K2(.key_delay(key2_delay),.cnt(cnt2));
cnt_delay K3(.key_delay(key3_delay),.cnt(cnt3));
cnt_delay K4(.key_delay(key4_delay),.cnt(cnt4));


 always @(posedge clk)  //100MHz
       begin
            seg_count <= seg_count + 1;
           if(seg_count==16'b1000_0010_0011_0101)//100MHz/33333Hz
           begin
                  seg_count <=0;//清零
              clk_ttt <= ~clk_ttt;//3KHz的动态扫描频率
           end
       end

always @(posedge clk_ttt)//位选标志位随3KHz频率从0-3轮换
 begin
   selcnt <= selcnt + 1;//标志位+1，11记满后加一回到00
 end

always @(selcnt)      //位选信号控制
begin
 case (selcnt)
  2'b00: begin dig <= 4'b0111;ain <= 2'b00;end //1号数码管显示ain对应的段码
  2'b01: begin dig <= 4'b1011;ain <= 2'b01;end
  2'b10: begin dig <= 4'b1101;ain <= 2'b10;end
  2'b11: begin dig <= 4'b1110;ain <= 2'b11;end
  default:   dig<=4'b1111;
 endcase
 end


always @(ain or cnt1 or cnt2 or cnt3 or cnt4)
begin
if (ain==2'b00)begin //1号数码管
  case({ain,cnt1})
    6'b000000:seg <= 7'b1000000;
    6'b000001:seg <= 7'b1111001;
    6'b000010:seg <= 7'b0100100;
    6'b000011:seg <= 7'b0110000;
    
    6'b000100:seg <= 7'b0011001;
    6'b000101:seg <= 7'b0010010;
    6'b000110:seg <= 7'b0000010;
    6'b000111:seg <= 7'b1111000;
    
    6'b001000:seg <= 7'b0000000;
    6'b001001:seg <= 7'b0010000;
   default :seg <= 7'b1100000;
  endcase 
  end
  
 if (ain==2'b01)begin  //2号数码管
  case({ain,cnt2})
    6'b010000:seg <= 7'b1000000;
    6'b010001:seg <= 7'b1111001;
    6'b010010:seg <= 7'b0100100;
    6'b010011:seg <= 7'b0110000;
    
    6'b010100:seg <= 7'b0011001;
    6'b010101:seg <= 7'b0010010;
    6'b010110:seg <= 7'b0000010;
    6'b010111:seg <= 7'b1111000;
    
    6'b011000:seg <= 7'b0000000;
    6'b011001:seg <= 7'b0010000;
   default :seg <= 7'b1010000;
  endcase 
 end
 
 if (ain==2'b10)begin //3号数码管
  case({ain,cnt3})
    6'b100000:seg <= 7'b1000000;
    6'b100001:seg <= 7'b1111001;
    6'b100010:seg <= 7'b0100100;
    6'b100011:seg <= 7'b0110000;
    
    6'b100100:seg <= 7'b0011001;
    6'b100101:seg <= 7'b0010010;
    6'b100110:seg <= 7'b0000010;
    6'b100111:seg <= 7'b1111000;
    
    6'b101000:seg <= 7'b0000000;
    6'b101001:seg <= 7'b0010000;
   default :seg <= 7'b1001000;
  endcase 
  end 
  
  if (ain==2'b11)begin //4号数码管
  case({ain,cnt4})
    6'b110000:seg <= 7'b1000000;
    6'b110001:seg <= 7'b1111001;
    6'b110010:seg <= 7'b0100100;
    6'b110011:seg <= 7'b0110000;
    
    6'b110100:seg <= 7'b0011001;
    6'b110101:seg <= 7'b0010010;
    6'b110110:seg <= 7'b0000010;
    6'b110111:seg <= 7'b1111000;
    
    6'b111000:seg <= 7'b0000000;
    6'b111001:seg <= 7'b0010000;
    default :seg <= 7'b1000000;
  endcase 
end
end

endmodule

创建工程：

调用四个按键消抖模块和四个记数模块

 引脚定义：

 数码管位选

数码管段选

 100MHz输入，四个按键

 

综合出的电路：

         可以看到八个我们调用的模块

设计障碍以及解决方法：

错误代码示例：

        这里与主模块的代码做一个比较，这个always模块下的思路是ain位选到数码管，然后通过cntx选择对应的段选，以为真正记数的时候是0-9，

        但cntx记数是0-15（1111），为了避cntx跳到10-15（1010-1111）非法范围，所以在case语句中加如default语句，使其归零

        但此处就会遇到一个综合问题，因为{ain，cntx}中的ain值在同一时间只有一种情况，但是cntx有cnt1，cnt2，cnt3，cnt4,不论四个一位计数器是否跳变，seg就会被四个case语句赋值，并由于“<="且是同时赋值。这里就会产生竞争。

always @(ain or cnt1 or cnt2 or cnt3 or cnt4)
begin
 //1号数码管
  case({ain,cnt1})
    6'b000000:seg <= 7'b1000000;
    6'b000001:seg <= 7'b1111001;
    6'b000010:seg <= 7'b0100100;
    6'b000011:seg <= 7'b0110000;
    
    6'b000100:seg <= 7'b0011001;
    6'b000101:seg <= 7'b0010010;
    6'b000110:seg <= 7'b0000010;
    6'b000111:seg <= 7'b1111000;
    
    6'b001000:seg <= 7'b0000000;
    6'b001001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 

 //2号数码管
  case({ain,cnt2})
    6'b010000:seg <= 7'b1000000;
    6'b010001:seg <= 7'b1111001;
    6'b010010:seg <= 7'b0100100;
    6'b010011:seg <= 7'b0110000;
    
    6'b010100:seg <= 7'b0011001;
    6'b010101:seg <= 7'b0010010;
    6'b010110:seg <= 7'b0000010;
    6'b010111:seg <= 7'b1111000;
    
    6'b011000:seg <= 7'b0000000;
    6'b011001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 

 
 //3号数码管
  case({ain,cnt3})
    6'b100000:seg <= 7'b1000000;
    6'b100001:seg <= 7'b1111001;
    6'b100010:seg <= 7'b0100100;
    6'b100011:seg <= 7'b0110000;
    
    6'b100100:seg <= 7'b0011001;
    6'b100101:seg <= 7'b0010010;
    6'b100110:seg <= 7'b0000010;
    6'b100111:seg <= 7'b1111000;
    
    6'b101000:seg <= 7'b0000000;
    6'b101001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 

  
 //4号数码管
  case({ain,cnt4})
    6'b110000:seg <= 7'b1000000;
    6'b110001:seg <= 7'b1111001;
    6'b110010:seg <= 7'b0100100;
    6'b110011:seg <= 7'b0110000;
    
    6'b110100:seg <= 7'b0011001;
    6'b110101:seg <= 7'b0010010;
    6'b110110:seg <= 7'b0000010;
    6'b110111:seg <= 7'b1111000;
    
    6'b111000:seg <= 7'b0000000;
    6'b111001:seg <= 7'b0010000;
    default :seg <= 7'b1000000;
  endcase 
end

硬件综合故障演示：

         可以看到，四个位数，只能综合处一个按键记数，另外三个key1，key2，key3，没有连接。

解决方法：

        所以我们需要判断，ain的情况，在同一时间，seg只由一个{ain，cntx}六位组合值case语句赋值。

故这里加了四个if判断ain约束进入哪个case语句。

always @(ain or cnt1 or cnt2 or cnt3 or cnt4)
begin
if (ain==2'b00)begin //1号数码管
  case({ain,cnt1})
    6'b000000:seg <= 7'b1000000;
    6'b000001:seg <= 7'b1111001;
    6'b000010:seg <= 7'b0100100;
    6'b000011:seg <= 7'b0110000;
    
    6'b000100:seg <= 7'b0011001;
    6'b000101:seg <= 7'b0010010;
    6'b000110:seg <= 7'b0000010;
    6'b000111:seg <= 7'b1111000;
    
    6'b001000:seg <= 7'b0000000;
    6'b001001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 
  end
  
 if (ain==2'b01)begin  //2号数码管
  case({ain,cnt2})
    6'b010000:seg <= 7'b1000000;
    6'b010001:seg <= 7'b1111001;
    6'b010010:seg <= 7'b0100100;
    6'b010011:seg <= 7'b0110000;
    
    6'b010100:seg <= 7'b0011001;
    6'b010101:seg <= 7'b0010010;
    6'b010110:seg <= 7'b0000010;
    6'b010111:seg <= 7'b1111000;
    
    6'b011000:seg <= 7'b0000000;
    6'b011001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 
 end
 
 if (ain==2'b10)begin //3号数码管
  case({ain,cnt3})
    6'b100000:seg <= 7'b1000000;
    6'b100001:seg <= 7'b1111001;
    6'b100010:seg <= 7'b0100100;
    6'b100011:seg <= 7'b0110000;
    
    6'b100100:seg <= 7'b0011001;
    6'b100101:seg <= 7'b0010010;
    6'b100110:seg <= 7'b0000010;
    6'b100111:seg <= 7'b1111000;
    
    6'b101000:seg <= 7'b0000000;
    6'b101001:seg <= 7'b0010000;
   default :seg <= 7'b1000000;
  endcase 
  end 
  
  if (ain==2'b11)begin //4号数码管
  case({ain,cnt4})
    6'b110000:seg <= 7'b1000000;
    6'b110001:seg <= 7'b1111001;
    6'b110010:seg <= 7'b0100100;
    6'b110011:seg <= 7'b0110000;
    
    6'b110100:seg <= 7'b0011001;
    6'b110101:seg <= 7'b0010010;
    6'b110110:seg <= 7'b0000010;
    6'b110111:seg <= 7'b1111000;
    
    6'b111000:seg <= 7'b0000000;
    6'b111001:seg <= 7'b0010000;
    default :seg <= 7'b1000000;
  endcase 
end
end

设计总结：

        BASYS 3开发板设计的四位记数器可以实现从0到9999的数字计数功能。这种设计可以在许多数字电路应用中使用，例如测量仪器、时钟和闹钟等。

        这里只采用了四个一位记数，后期可以改成多位记数，但是掌握了一位记数，就可以

        通过设计这个计数器，我获得了以下收获：

  1. 深入了解数字电路的工作原理和设计方法。
  2. 掌握计数器的原理和实现方式，以及如何将其集成到更大的数字系统中。
  3. 学习如何使用Verilog硬件描述语言来编写数字电路设计。
  4. 加强了对硬件设计工具（Vivado）的运用能力。

        总之，BASYS 3开发板设计的四位记数器是一项有意义的项目，它帮助我进一步深化对数字电路设计的理解，并提高我的技能水平。

POKER_SP
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05-27 730
要求实现一个4位通用十进制计数器(counter)，counter的输入信号有：RST（Asynchronous Reset Input，表示异步复位，当RST为低电平时，此时不需要考虑时钟信号的状态，输出直接全0），时钟信号CLK，CLK上升沿触发，LD（Synchronous Parallel Load，当为高电平时控制同步输入数据），D3~D0(Parallel Data Inputs，同步输入的数值)，U/D（Count direction，用于控制计数器是向上计数还是向下计数，高电平表示上计
【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束
m0_66307842的博客
03-10 6255
【FPGA】Verilog：时序电路设计 | 二进制计数器 | 计数器 | 分频器 | 时序约束
单片机原理与应用实验：按键计数数码管
m0_72840103的博客
05-16 852
简单的一个小仿真实验，使用delay函数完成数码管显示计数功能，范围：从0-99
通过verilog实现模可变计数器的设计
qq_64852712的博客
03-17 2828
（5）设置涉及1个开关和一个按键，开关作为使能控制，按键作为异步清0。为缩短仿真时间，仿真和下载测试时对50MHz系统时钟的分频系数可不同。（4）设计模值可变的输入端口，通过输入模值和设置信号改变计数器模值。（1）掌握组合逻辑电路和时序电路的 FPGA实现方法；（3）学习静态数码管的使用和7段数码显示译码器设计；（1）计数结果用3位数码管显示，显示BCD码；（2）熟悉EDA开发板和开发软件的使用方法；（3）选择实验电路验证此计数器的功能。（5）掌握分频电路的实现方法。（2）给出此项设计的仿真波形；
四位加法计数器设计
m0_60000199的博客
05-25 1646
2、可以进行 4 位十进制数以内的加法运算，如果计算结果超过 4 位十进制数，则屏幕显示；1、系统通过 4×4 的矩阵键盘输入数字及运算符；3、可以进行加法以外的计算（乘、除、减）；
基于FPGA的数字时钟，能显示小时，分钟，秒,通过数码管显示数字,,纯verilog编程实现
05-06
基于FPGA的数字时钟设计是一个典型的数字系统实现案例，它涵盖了Verilog编程、计数器设计、时序逻辑和硬件接口等多个知识点。通过这样的项目，开发者可以深入理解FPGA的工作原理和Verilog编程，同时提高数字系统设计...
基于FPGA的74HC595驱动数码管动态显示--Verilog实现
08-10
本文主要介绍了基于FPGA的74HC595驱动数码管动态显示系统的设计和实现，包括数码管的简要介绍、74HC595的简要介绍、FPGA控制74HC595驱动数码管的思路、Verilog代码实现等。 一、数码管简要介绍 数码管是显示数字和...
基于FPGA的按键计数器
09-15
【基于FPGA的按键计数器】是一种利用现场可编程门阵列（FPGA）设计的数字系统，它集成了按键输入和计数显示功能。在这个项目中，计数器的值通过6位7段数码管进行十进制形式的可视化展示。用户可以通过按下按键1、2、...
verilog编写的计数器（4种）
03-09
程序是用verilog编写的计数器模块，里面包含了四种不同控制的计数器，仿真通过！
verilog实现pwm输出按键控制数码管显示频率和占空比
08-12
verilog代码实现pwm输出，并用三个按键来进行pwm的频率、占空比在数码管上的显示，第一个按键控制数码管显示频率还是占空比，第二个按键是增加频率或占空比，第三个按键则是减少频率或占空比，频率范围500-20kHz（数码管不显示单位默认为Hz），占空比范围（0.1-0.9）
基于FPGA的verilog语言的数码管显示计数程序
03-01
本项目“基于FPGA的Verilog语言的数码管显示计数程序”着重于利用Verilog设计一个数码管秒计数器，这在嵌入式系统、实时计时应用和教学实验中非常常见。 数码管是一种常见的显示设备，由7个段（a, b, c, d, e, f, g...
FPGA数码管显示Verilog HDL
04-05
总的来说，"FPGA数码管显示Verilog HDL"项目涵盖了数字逻辑设计、Verilog编程、时序控制、接口通信以及FPGA开发流程等多个核心知识点，对于学习和理解数字系统设计具有重要的实践意义。通过这个项目，你可以深入掌握...
【FPGA笔记系列6】数码管静态显示电路Verilog设计
业精于勤，荒于嬉
01-22 1576
CGD100 开发板上配置有 4 个共阳级八段数码管， 本实例需要通过 4 个按键控制（ KEY1~ KEY4） ， 在 4 个数码管上显示字符 0~F。另外一个独立按键 KEY8 控制小数点段码的状态。本实例仅实现数码管的静态显示， 后续章节再讨论采用动态扫描的方式实现多个数码管显示不同字符的电路设计。开发板包含了 4 个共阳级 8 段数码管， 其电路原理图如图所示。4 个 共阳级。
Verilog上机实验（二）：多功能计数器
weixin_43442427的博客
06-29 3628
目录 实验要求 第一步： 设计一个加减计数器，将其与实验一中的Binary-to-BCD译码器、和交替显示控制电路结合 如图： 计数器输入：Clk,Up,Down,Rst,Enable 8bits输出：Cnt7~Cnt0 Rst=1 ，计数器清零 Rst=0,Enable=1 ,则每个时钟上跳沿或下跳沿加一（Up=1）或减一（Down=1） 第二步 将计数器输入改成按键控制： Basy3电路板（xc7a35tcpg236-1） 按上键代表Up加计数 下键代表Down减计数 中间键代表Enable表示暂停
Verilog数码显示器00~99循环计数器电路
Hennys的博客
07-24 8464
采用2位7段数码显示器设计一个00~99循环计数器电路。输入包括一个时钟输入端和一个低电平复位端， 复位时输出88，两个输出分别控制高位和低位数码显示器。 7位数码管显示器的结构图如下： `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2020/07/24
fpga数码管动态显示
09-26
FPGA可以通过GPIO口来控制数码管的动态显示，以下是一个基本的示例： 1. 首先，需要将FPGA与数码管进行连接，可以使用七段数码管或四位数码管。 2. 在FPGA开发板上，需要进行管脚映射，将FPGA的GPIO口与数码管的引脚相连接。 3. 使用Verilog语言编写控制数码管的代码，包括计数器、时序控制等。 4. 将代码综合成FPGA可执行的比特流文件，并下载到FPGA开发板中。 5. 在FPGA开发板上，可以通过按键或其他输入方式来触发数码管的显示效果。 总的来说，数码管的动态显示需要在FPGA开发板上编写控制代码，并将代码综合成可执行的比特流文件。同时，也需要进行管脚映射，将FPGA的GPIO口与数码管的引脚相连接。

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