《VHDL数字系统设计与应用》在校课程记录——实验四：组合逻辑3-8译码器的设计实验

一、概述：

二、VHDL 描述：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY decoder_38 IS
	PORT(
		i	:	IN STD_LOGIC_VECTOR(2 DOWNTO 0);
		en	:	IN STD_LOGIC;
		y	:	OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
		);
END decoder_38;

ARCHITECTURE one OF decoder_38 IS    
BEGIN
	PROCESS(en,i)
BEGIN
	IF en='1' THEN y<="00000000";
	  ELSE
		CASE i IS
		  WHEN "000" =>y<="11111110";
		  WHEN "001" =>y<="11111101";
		  WHEN "010" =>y<="11111011";
		  WHEN "011" =>y<="11110111";
		  WHEN "100" =>y<="11101111";
		  WHEN "101" =>y<="11011111";
		  WHEN "110" =>y<="10111111";
		  WHEN "111" =>y<="01111111";
		  WHEN OTHERS=>NULL;                    
		END CASE;
	  END IF;
	END PROCESS;
END;

三、仿真波形：

1、列表配置：

① 解开组：

② 合成组（以十六进制数据格式）：

把输入 i 和输出 y 都组合为十六进制格式的数据

③ 快速配置顺序数：

2、仿真波形：