FPGA实验
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FPGA实验5:4位加法计数器
运用Quartus II 集成环境下的VHDL文本设计方法设计4位加法计数器,进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。实验步骤和方法参考实验一,引脚分配可参考下表。原创 2024-07-20 15:32:35 · 180 阅读 · 0 评论 -
FPGA实验4:1位二进制全加器设计
本实验首先使用图形输入的方法由逻辑门电路设计一个半加器,然后使用。分别进行仿真、引脚分配并下载到电路板进行功能验证。原创 2024-07-20 15:29:53 · 214 阅读 · 0 评论 -
FPGA实验3:D触发器设计
掌握时序电路的描述方法、波形仿真和测试,特别是时钟信号的特性。运用Quartus II 集成环境下的VHDL文本设计方法设计简单时序电路——D触发器,依据D触发器的工作特性,进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。实验步骤和方法参考实验一,引脚分配可参考下表。引脚名称引脚编号连接网络clkPIN_T10KEY1dPIN_M3FPGA_M1qPIN_R10LED1。原创 2024-07-19 08:25:54 · 450 阅读 · 0 评论 -
FPGA实验2:2选1多路选择器
运用Quartus II 集成环境下的VHDL文本设计方法设计2选1多路选择器,进行波形仿真、引脚分配并下载到实验设备上进行逻辑功能测试。实验步骤和方法参考实验一,引脚分配可参考下表。原创 2024-07-19 08:23:16 · 214 阅读 · 0 评论 -
FPGA实验1:简单逻辑电路
仔细检查确保接线无误后打开电源。在”Mode”中选择JTAG,点击”Add File”按钮添加需要配置的SOF 文件,选中Program/Configure,点击”Start”按钮就可以对芯片进行配置。输入引脚:Name 栏中点击鼠标右键,选择 “Insert Node or Bus”,在其对话框中点击 “Node Finder” 按钮,弹出 “Node Finder” 对话框,Named:*;Filter :Pin:all,点击“List”,列出所有引脚,在其中选择需要仿真的引脚。原创 2024-07-18 08:45:48 · 591 阅读 · 0 评论