FPGA实验5：4位加法计数器

x陌北x

于 2024-07-20 15:32:35 发布

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分类专栏： FPGA实验文章标签： fpga开发

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实验目的及要求

掌握时钟信号、进程和BUFFER端口的运用；
了解计数器的设计、仿真和硬件测试，进一步熟悉VHDL语句、语法及应用等。

实验原理

运用Quartus II 集成环境下的VHDL文本设计方法设计4位加法计数器，进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。

实验内容和步骤

实验步骤和方法参考实验一，引脚分配可参考下表。

引脚名称	引脚编号	连接网络	引脚名称	引脚编号	连接网络
clk	PIN_T10	KEY1	q[2]	PIN_N15	LED2
q[0]	PIN_R11	LED4	q[3]	PIN_R10	LED1
q[1]	PIN_U11	LED3

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FPGA实验5：4位加法计数器

运用Quartus II 集成环境下的VHDL文本设计方法设计4位加法计数器，进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。实验步骤和方法参考实验一，引脚分配可参考下表。
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FPGA实验二：模可变计数器设计

m0_64198455的博客

07-04

2211

SW1为使能端，M_SET为设置的模值，R_SET为清零信号，LED_OUT为计数器输出，cnt_count为计数序列，clk1为时钟信号，SET为模值变化的开关。model，那么其值就继续加 1，若计数器的值等于设定的模值，那么计数器的值回到 0 开始重新计数。在异步清零后，模值变为9，当第九个时钟信号到达后，LED_OUT产生输出信号，后面计数器模值继续变化，LED_OUT对应产生输出信号。模值可设置为1~15，由右下角的四个按钮开关设置，L1所指的led灯代表输出信号，每结束一次计数，就会亮一次。

EDA含异步清0的4位加法计数器基于FPGA的实现.doc

07-17

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qq_36632604的博客

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FPGA的文档没有相应的基础还真不容易看懂，下面是B站上对FPGA文档的解读(本文非对文档解读，只是为个人记录核心电源（vcc) :主要是供给fpga用的，一般为1.2vIO口电源(vccio):（为了适应不同的外围设备，而将IO分成了几个区（BANK），每个区可以设置不同的电压以适合相应的不同的外围设备；虽说可以设备不同的电压，一般也就几个1.2v 1.5v 3.3vPLL电源;又分为pll模拟电源与pll数字电源；模拟电源供给pll辅助电源:主要用于。

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