SPI 配置寄存器程序

已于 2024-06-12 22:00:23 修改
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分类专栏： module 文章标签： verilog SPI
于 2024-06-12 21:57:47 首次发布
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版权

=========================================================================

=========================================================================

/**************************************************
*   
**************************************************/
module  zhm_mspi    #(
parameter   C_SPI_CPHA        = 1 ,// clock phase   ，0，在 SCLK 的第一个跳变沿进行采样；1，在 SCLK 的第二个跳变沿进行采样 
parameter   C_SPI_CPOL        = 1 ,// clock polarity，0，SCLK 在空闲时为低电平；         1，SCLK 在空闲时为高电平          
parameter   C_SPI_ADDR_WIDTH  = 8 ,// 地址位宽，广义上的
parameter   C_SPI_DATA_WIDTH  = 8 ,// 数据位宽
parameter   C_SPI_DIV_VALUE   = 10,// sclk 分频数
//  计数器位宽 
parameter   C_SPI_CMD_CWIDTH  = 4 ,// 地址/数据  -计数器位宽
parameter   C_SPI_DIV_CWIDTH  = 4 ,// sclk 分频数-计数器位宽
//                            
parameter   C_SPI_CMD_WIDTH   = C_SPI_ADDR_WIDTH+C_SPI_DATA_WIDTH
)(
input                                   aclk    ,//
input                                   aresetn ,//
output                                  s_tready,//
input                                   s_tvalid,//
input   [C_SPI_CMD_WIDTH-1:0]           s_tdata ,//
output                                  m_tvalid,//
output  [C_SPI_CMD_WIDTH-1:0]           m_tdata ,//
output                                  spi_cs  ,//
output                                  spi_sclk,//
output                                  spi_mosi,//
input                                   spi_miso,//
output                                  spi_t   ,//
output  [02:00]                         cursta  ,
output  [C_SPI_DIV_CWIDTH-1:0]          curcntD ,
output  [C_SPI_CMD_CWIDTH-1:0]          curcntB
);
localparam  TB_EDGE = C_SPI_DIV_VALUE/2-1;// 
/**************************************************
*   分频计数器 D
**************************************************/
localparam  CntD_End_Value = C_SPI_DIV_VALUE-1;
localparam  CntD_Width     = C_SPI_DIV_CWIDTH ;
reg     [CntD_Width-1:0]    cntD = {CntD_Width{1'b0}};
wire                        cntD_dom;
wire                        cntD_add;
wire                        cntD_end;
/**************************************************
*   位计数器 B
**************************************************/
//localparam  CntB_End_Value = 100-1;
localparam  CntB_Width     = C_SPI_CMD_CWIDTH;
reg     [CntB_Width-1:0]    cntB = {CntB_Width{1'b0}};
wire                        cntB_dom;
wire                        cntB_add;
wire                        cntB_end;
/**************************************************
*   状态机
*   IDLE==>S1==>S2==>S3==>S4==>S5==>S6==>S7==>S1
**************************************************/
localparam          IDLE = 3'd0;
localparam          S1   = 3'd1;
localparam          S2   = 3'd2;
localparam          S3   = 3'd3;
localparam          S4   = 3'd4;
localparam          S5   = 3'd5;
localparam          S6   = 3'd6;
localparam          S7   = 3'd7;
reg     [02:00]     state_c = IDLE;
reg     [02:00]     state_n       ;
wire                idle2s1_start ;
wire                s12s2_start   ;
wire                s22s3_start   ;
wire                s32s4_start   ;
wire                s42s5_start   ;
wire                s52s6_start   ;
wire                s62s7_start   ;
wire                s72s1_start   ;
always  @(posedge aclk)begin
    if(!aresetn)state_c <= IDLE;
    else        state_c <= state_n;
end
always  @(*)begin
    case(state_c)
        IDLE:begin  if(idle2s1_start)   state_n = S1;else   state_n = state_c;end
        S1  :begin  if(s12s2_start)     state_n = S2;else   state_n = state_c;end
        S2  :begin  if(s22s3_start)     state_n = S3;else   state_n = state_c;end
        S3  :begin  if(s32s4_start)     state_n = S4;else   state_n = state_c;end
        S4  :begin  if(s42s5_start)     state_n = S5;else   state_n = state_c;end
        S5  :begin  if(s52s6_start)     state_n = S6;else   state_n = state_c;end
        S6  :begin  if(s62s7_start)     state_n = S7;else   state_n = state_c;end
        S7  :begin  if(s72s1_start)     state_n = S1;else   state_n = state_c;end
        default:;
    endcase
end
assign  idle2s1_start = state_c == IDLE && 1'b1    ;// 复位中
assign  s12s2_start   = state_c == S1   && s_tvalid;// 等待数据中
assign  s22s3_start   = state_c == S2   && cntD_end;// CS 下降沿前等待
assign  s32s4_start   = state_c == S3   && cntD_end;// CS 下降沿后等待
assign  s42s5_start   = state_c == S4   && cntB_end;// 下发地址中
assign  s52s6_start   = state_c == S5   && cntB_end;// 收发数据中
assign  s62s7_start   = state_c == S6   && cntD_end;// CS 上升沿前等待
assign  s72s1_start   = state_c == S7   && cntD_end;// CS 上升沿后等待
assign  cursta        = state_c;
assign  s_tready      = (state_c == S1);
/**************************************************
*   分频计数器 D
**************************************************/
wire                cntD_flag;
assign  cntD_flag = (state_c == S2 ||
                     state_c == S3 ||
                     state_c == S4 ||
                     state_c == S5 ||
                     state_c == S6 ||
                     state_c == S7 );
always  @(posedge aclk)begin
    if(cntD_dom)begin if(cntD_add)begin
            if(cntD_end)cntD <= {CntD_Width{1'b0}};
            else        cntD <= cntD + 1'd1;
        end end else    cntD <= {CntD_Width{1'b0}};
end
assign  cntD_dom = cntD_flag;
assign  cntD_add = cntD_dom && 1'b1;
assign  cntD_end = cntD_add && cntD == CntD_End_Value;
assign  curcntD  = cntD;
/**************************************************
*   位计数器 B
**************************************************/
reg     [CntB_Width-1:0]        cntb_end_value;
always  @(*)begin 
    if(state_c == S4)   cntb_end_value = C_SPI_ADDR_WIDTH - 1'b1;
    else                cntb_end_value = C_SPI_DATA_WIDTH - 1'b1;
end 

always  @(posedge aclk)begin
    if(cntB_dom)begin if(cntB_add)begin
            if(cntB_end)cntB <= {CntB_Width{1'b0}};
            else        cntB <= cntB + 1'd1;
        end end else    cntB <= {CntB_Width{1'b0}};
end
assign  cntB_dom = (state_c == S4 || state_c == S5);
assign  cntB_add = cntB_dom && cntD_end;
assign  cntB_end = cntB_add && cntB == cntb_end_value;
assign  curcntB  = cntB;
/**************************************************
*   cs
**************************************************/
reg                         cs_r = 1'b1;
wire                        cs_w;
assign  cs_w = (state_c == S3 ||
                state_c == S4 ||
                state_c == S5 ||
                state_c == S6 );
always  @(posedge aclk)begin 
    cs_r <= !cs_w;
end 
assign  spi_cs = cs_r;
/**************************************************
*   方向控制 
**************************************************/
wire                            rhwl;
reg     [C_SPI_CMD_WIDTH-1:0]   data_sc;
assign  rhwl = data_sc[C_SPI_CMD_WIDTH-1:0];

wire                            t_flag;
assign  t_flag = (state_c == S4 ||
                  state_c == S5 );

reg                         t_r = 1'b1;
always  @(posedge aclk)begin 
    if(rhwl)    t_r <= (state_c != S4);
    else        t_r <= !t_flag;
end 
assign  spi_t = t_r;
/**************************************************
*   sclk
**************************************************/
reg                         sclk_r;
generate
    if(C_SPI_CPHA==0 && C_SPI_CPOL==0)begin: S00
        always  @(posedge aclk)begin 
            if(state_c == S4 || state_c == S5)begin 
                if(cntD == TB_EDGE) sclk_r <= 1'b1;
                else if(cntD_end)   sclk_r <= 1'b0;
            end 
            else                    sclk_r <= 1'b0;
        end 
    end 
    else if(C_SPI_CPHA==0 && C_SPI_CPOL==1)begin: S01
        always  @(posedge aclk)begin 
            if(state_c == S4 || state_c == S5)begin 
                if(cntD == TB_EDGE) sclk_r <= 1'b0;
                else if(cntD_end)   sclk_r <= 1'b1;
            end 
            else                    sclk_r <= 1'b1;
        end 
    end 
    else if(C_SPI_CPHA==1 && C_SPI_CPOL==0)begin: S10
        always  @(posedge aclk)begin 
            if(s32s4_start)         sclk_r <= 1'b1;
            else if(s52s6_start)    sclk_r <= 1'b0;
            else if(state_c == S4 || state_c == S5)begin 
                if(cntD == TB_EDGE) sclk_r <= 1'b0;
                else if(cntD_end)   sclk_r <= 1'b1;
            end 
            else                    sclk_r <= 1'b0;
        end 
    end
    else if(C_SPI_CPHA==1 && C_SPI_CPOL==1)begin: S11
        always  @(posedge aclk)begin 
            if(s32s4_start)         sclk_r <= 1'b0;
            else if(s52s6_start)    sclk_r <= 1'b1;
            else if(state_c == S4 || state_c == S5)begin 
                if(cntD == TB_EDGE) sclk_r <= 1'b1;
                else if(cntD_end)   sclk_r <= 1'b0;
            end 
            else                    sclk_r <= 1'b1;
        end 
    end
endgenerate

reg                         sclk_rr;
always  @(posedge aclk)begin 
    sclk_rr <= sclk_r;
end 
assign  spi_sclk = sclk_rr;
/**************************************************
*   数据发送 
**************************************************/
always  @(posedge aclk)begin
    if(s12s2_start) data_sc <= s_tdata;
end
reg     [C_SPI_CMD_WIDTH-1:0]   data_yw;
always  @(posedge aclk)begin
    if(cntD_end)begin 
        if(s32s4_start) data_yw <= data_sc;
        else            data_yw <= {data_yw[C_SPI_CMD_WIDTH-2:0],1'b0};
    end 
end
reg                             mosi_r;
always  @(posedge aclk)begin
    mosi_r <=  data_yw[C_SPI_CMD_WIDTH-1];
end
assign  spi_mosi = mosi_r;
/**************************************************
*   数据接收
**************************************************/
reg     [C_SPI_CMD_WIDTH-1:0]   rece_yw;
reg                             resc_sc_edge = 1'b0;
always  @(posedge aclk)begin
    resc_sc_edge <= t_flag && (cntD == TB_EDGE);
end
always  @(posedge aclk)begin
    if(resc_sc_edge)    rece_yw <= {rece_yw[C_SPI_CMD_WIDTH-2:0],spi_miso};
end

reg     [C_SPI_CMD_WIDTH-1:0]   rece_sc;
always  @(posedge aclk)begin
    if(s52s6_start)     rece_sc <= rece_yw;
end

reg                             valid_r = 1'b0;
always  @(posedge aclk)begin
    valid_r <= s52s6_start && rhwl;
end  

assign  m_tvalid = valid_r;
assign  m_tdata  = rece_sc;
endmodule
/**************************************************
zhm_mspi    #(
    .C_SPI_CPHA      (),// clock phase   ，0，在 SCLK 的第一个跳变沿进行采样；1，在 SCLK 的第二个跳变沿进行采样 
    .C_SPI_CPOL      (),// clock polarity，0，SCLK 在空闲时为低电平；         1，SCLK 在空闲时为高电平          
    .C_SPI_ADDR_WIDTH(),// 地址位宽，广义上的
    .C_SPI_DATA_WIDTH(),// 数据位宽
    .C_SPI_DIV_VALUE (),// sclk 分频数
    .C_SPI_CMD_CWIDTH(),// 地址/数据  -计数器位宽
    .C_SPI_DIV_CWIDTH())// sclk 分频数-计数器位宽                       
zhm_mspi_u(
    .aclk    (),//input                                   
    .aresetn (),//input                                   
    .s_tready(),//output                                  
    .s_tvalid(),//input                                   
    .s_tdata (),//input   [C_SPI_CMD_WIDTH-1:0]           
    .m_tvalid(),//output                                  
    .m_tdata (),//output  [C_SPI_CMD_WIDTH-1:0]           
    .spi_cs  (),//output                                  
    .spi_sclk(),//output                                  
    .spi_mosi(),//output                                  
    .spi_miso(),//input                                   
    .spi_t   (),//output                                  
    .cursta  (),//output  [02:00]                         
    .curcntD (),//output  [C_SPI_DIV_CWIDTH-1:0]          
    .curcntB () //output  [C_SPI_CMD_CWIDTH-1:0]          
);
**************************************************/

钟山翼
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Jimbo的博客
08-19 2621
直接上代码 #include <stdio.h> #include <string.h> #include "main.h" extern SPI_HandleTypeDef hspi2; #define SWRITE_CMD 0x61 #define SREAD_CMD 0x60 #define SPAGE 0xFF #define STS 0xFE #define SIO 0xF0 void read5396reg(uint8_t page, uin
SPI串行数据寄存器（SPIDAT）
11-12
SPIDAT是发送／接收移位寄存器。写入SPIDAT寄存器的数据在后续的SPICLK周期中（最高有效位）依次被移出。对于移出SPI的每一位（最高有效位），有一位移入到移位寄存器的最低位LSB。如图和表所示（地址：7049h）。 　　图 SPI数据寄存器（SPIDAT） 　　表 SPI数据寄存器功能定义　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99
RTL8305NB寄存器配置程序
06-07
每个寄存器都有特定的地址和功能，如MAC地址寄存器、端口配置寄存器、中断控制寄存器等。理解这些寄存器的含义和作用是配置的基础。 2. **协议栈与驱动**：在单片机中，通常需要一个驱动层来处理与RTL8305NB的通信...
SPI协议的Verilog实现：利用SPI协议配置寄存器 FPGA开发
BqTech的博客
09-17 816
在FPGA（现场可编程门阵列）开发中，SPI（串行外围设备接口）协议被广泛应用于配置寄存器和与外部设备进行通信。需要注意的是，本文提供的代码示例仅用于说明SPI协议的Verilog实现，并不包含完整的FPGA开发流程。通过使用上述代码示例，我们可以方便地利用SPI协议来配置FPGA中的寄存器。根据具体的应用需求，可以对代码进行修改和扩展，以实现更复杂的功能。SPI协议是一种串行通信协议，它使用四根线来实现通信：时钟线（SCK）、主设备输出线（MOSI）、主设备输入线（MISO）和片选线（SS）。
SPI分配传感器的寄存器
小柚子的博客
12-08 820
SPI分配传感器的寄存器 SPI分配寄存，来驱动传感器。或者将一些指令传出来给UART由PC端来控制。 信号名称 方向 位宽（bit） 说明 spi_com_clk I 1 spi通信模块时钟 sys_rst_n I 1 系统复位，低电平有效 wr_en I 1 写使能，主机给从机发送数据的使能信号，当wr_en为1时主机才能给从机发送数据； rd_en I 1 读使能，主机从从机接收数据的使能信号，当 rd_en为1时主机才能从从机接收数据； spi_data I 26
【裸机开发】SPI 通信接口（二）—— SPI 寄存器解析（ECSCPI）
challenglistic的博客
12-27 1312
【裸机开发】SPI 通信接口（二）—— SPI 寄存器解析（ECSCPI）
SPI参数化分配寄存器
小柚子的博客
08-20 549
SPI参数化分配寄存器 SPI的原理请参考:spi 协议驱动设计 //SPI salve支持功能: //支持三线SPI或者四线SPI，通过define切换 //支持指令长度、帧长自定义 //工作时钟可自定义，大于SPI clk的2倍 //只需要修改：几线SPI 单帧长度 指令长度 寄存器开辟 //注意:指令最高bit表示读写，低写高读，其余bit表示地址 //指令接着为数据端，二者位宽之和即为SPI单帧长 //`define SPI_LINE //是否是三线SPI `define SPI_FRAME_W
SMT32通过SPI读写FPGA的寄存器
红茶绿茶和奶茶的博客
08-14 3107
关于SPI的主机和从机请看;https://blog.csdn.net/qq_40893012/article/details/103995154 本设计在FPGA用32个寄存器构建了一个8bit*32的ROM，可通过STM32使用SPI写入命令字节来实现对32个寄存器的读写操作。 命令字节的格式： bit 7:读写控制位， 1：W 0：R bit6-bit2:寄存器地址 bit1-bit0：未使用 stm32的代码基于正电原子的探索者开发板和工程，使用软件模拟SPI...
【DRV8323】电机驱动芯片寄存器配置指南，通过STM32F407的SPI通信配置
这里是 F菌的进阶之路。
05-12 7181
本文主要记录分析DRV8323电机驱动芯片 各个寄存器 各Bit的功能含义。
RK3568驱动指南｜第十六篇 SPI-第190章 配置模式下寄存器的配置
最新发布
BeiJingXunWei的博客
07-04 1159
CAN总线上的所有器件都必须使用相同的比特率，而CNF1、CNF2和CNF3三个寄存器就是用来配置CAN总线波特率的，更具体的说明为CNF1、CNF2和CNF3三个寄存器通过对位时间各个段的配置，进而设置CAN总线的波特率。至此，对于位修改的讲解就完成了，由于本章节只是对寄存器进行的讲解和配置，并不能得到具体的实验结果，所以本章不再进行实验，接下来的章节将继续对mcp2505驱动程序进行完善。至此，关于配置模式中寄存器的配置就完成了，在下个小节中将会讲解一种常用的寄存器值修改方法位修改指令和屏蔽字节。
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