（Verilog HDL）wire型和reg型的电路区别

最新推荐文章于 2024-07-12 09:27:07 发布
最新推荐文章于 2024-07-12 09:27:07 发布
阅读量4.1k 收藏 5
点赞数
分类专栏： Verilog HDL
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/leonsc/article/details/4547696
版权
本文介绍了Verilog HDL中wire型和reg型的电路应用区别。wire型常用于组合逻辑，而reg型则既适用于组合逻辑也适用于时序逻辑。wire型数据通过assign语句赋值，reg型数据则需在过程语句如initial或always中通过过程赋值。reg型在用于组合逻辑时，always块参数为组合逻辑参数，而在实现时序逻辑（如触发器）时，参数通常为时钟边沿，并使用非阻塞赋值。
摘要由CSDN通过智能技术生成

 

wire型，意为连线型，一般用于组合逻辑（CL）之中。verilog HDL模块中的输入输出信号类型默认时自动定义为wire型。

reg型，意为寄存器型，既可以用组合逻辑实现，亦可用于时序逻辑中，即用触发器（filp-flop）实现。

wire型和reg型在verilog HDL语法中的区别在于，wire型数据通常用assign语句赋值，reg型数据必须被放在过程语句中（如initial、always）中，通过过程赋值语句赋值。

同样一个组合电路，不光可以用wire型数据来写，实际上也可以用reg型数据写：

未标题-1

(1) wire写法

wire cl_a;

assign cl_a = a ？A : B;

(2) reg写法

最低0.47元/天 解锁文章
leonsc
关注
专栏目录
verilog HDL中wire和reg类型的区别
qq_40793742的博客
09-25 5万+
本文参考 夜煞CSDN 的CSDN 博客 ，有改动 全文地址请点击：https://blog.csdn.net/u010549444/article/details/50993274?utm_source=copy 基本概念的差别 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。 reg型表示...
verilog中wire与reg类型的区别
左超
08-28 2万+
         每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。        wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。        不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只
【Verilog入门】生动形象讲解wire与reg
最新发布
m0_56800366的博客
07-12 722
wire 是一个直接传输信号的管道，而 reg 是一个可以存储信号的水桶。在组合逻辑中，信号直接传递，因此使用 wire；在时序逻辑中，信号在时钟或控制信号的作用下存储和更新，因此使用 reg。
Verilog HDL中reg寄存器类型
12-09
寄存器数据类型reg是最常见的数据类型。reg类型使用保留字reg加以说明，形式如下：reg [ msb: lsb] reg1, reg2, . . . regN;msb和lsb 定义了范围，并且均为常数值表达式。范围定义是可选的；如果没有定义范围，缺省值为1位寄存器。例如：reg [3:0] Sat; //Sat为4 位寄存器。reg Cnt; //1位寄存器。reg [1:32] Kisp, Pisp, Lisp;寄存器可以取任意长度。寄存器中的值通常被解释为无符号数, 例如：reg [1:4] Comb;. . .Comb = －2; //Comb 的值为14（1110），1110是2的
Verilog 中定义信号为什么要区分 wire 和 reg 两种类型?
kikyou132的博客
06-30 636
在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在always @ 中赋值； 但reg可以综合成register，latch，甚至wire(当其只是中间变量的时候)，可以用于组合逻辑或者时序逻辑，能存储数据，有驱动能力，在always @模块表达式左侧被赋值。两个共同具有性质：都能用于assign与always @模块表达式的右侧。 作者：young cc 链接：https://www.zhihu.com/q
Verilog中wire和reg数据类型的区别
liuyihui89的专栏
08-02 4367
对模块中所用到的所有信号（包括端口信号、节点信号等）都必须进行数据类型的定义。如果信号的数据类型没有定义，综合器将其默认为wire型。 wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always
Verilog 中定义信号为什么要区分 wire 和 reg 两种类型？
kebu12345678的博客
06-05 8016
作者：young cc链接：https://www.zhihu.com/question/21021718/answer/56339195来源：知乎著作权归作者所有。商业转载请联系作者获得授权，非商业转载请注明出处。两者差别很大，完全不能取消。在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，不能在alw...
verilog中reg和wire类型的区别
Tomorrow Never Comes
07-29 1257
verilog中reg和wire类型的区别2010-10-05 08:55 reg相当于存储单元，wire相当于物理连线 Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每一位可以是0，1，X，Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状
Verilog HDL基础教程之：时序逻辑电路
08-05
本文将详细介绍Verilog HDL的时序逻辑电路设计方法和技术。 一、时序逻辑电路的基本概念 时序逻辑电路是一种基于时钟信号的digital电路，它可以实现各种复杂的逻辑函数。时序逻辑电路的核心是时钟信号，它控制着...
Verilog HDL数字集成电路设计原理与应用.rar
06-21
Verilog支持各种数据类型，如reg、wire、integer、real等，以及位操作、逻辑操作和算术操作。第2章可能会详细讲解这些数据类型和操作符的使用，这对于编写复杂的数字逻辑至关重要。 3. **模块化设计**： Verilog...
Verilog _ wire vs reg.pdf
01-12
综上所述，`wire`和`reg`在Verilog设计中有着明显的区别： - `wire`主要用作连接信号线，适用于组合逻辑；而`reg`则更侧重于存储状态信息，适用于时序逻辑设计。 - `wire`不能用作`always@`块中的赋值目标，而`reg`...
reg类型变量综合电路_Verilog中 reg和wire 用法和区别以及always和assign的区别
weixin_34707242的博客
12-23 2605
1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时：wire对应于连续赋值，如assign；reg对应于过程赋值，如always，initial；2、从综合角度，HDL语言面对的是综合器，相当于从电路角度来思考，此时：wire型变量综合出来一般情况下是一根导线。reg变量在always中有两种情况：(1)always @(a or b or c)形式的，即不带时钟边沿的，综合出...
verilog什么时候使用reg类型和wire类型变量
weixin_43804017的博客
03-19 2334
1-----使用wire型变量的情况 （1）assign 语句中变量需要定义成wire型，使用wire必须搭配assign （2）模块实例化例化时候的输出必须用wire （3）input、output和inout的预设值都是wire 2-----使用wire型变量的情况 （1）变量放在begin……end之内必须使用reg变量 （2）在initial语句中使用 ......
【技巧分享】在设计文件中，如何确定信号是reg型还是wire型？
MDYFPGA的博客
03-17 535
当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。 在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑；并且只能在assign左侧赋值，不能在always @ 中赋值。 reg可以综合成register，latch，甚至是wire(当其只是中间变量的时候)，能存储数...
Verilog HDL（八）：变量类型（reg和wire）
热门推荐
doudou_wsx的博客
02-28 2万+
本文出自公众号--FPGA技术联盟 Verilog HDL 语法虽然有很多，但是真正常用的却屈指可数， 我们只需要掌握了常用的语法，就可以用 Verilog HDL 语言去描述逻辑电路。之前用到两种变量类型，一种是 wire（线型），另一种是 reg（寄存器型）。在数字电路中信号只有两种形态，一种是传输，一种是存储。传输是通过连接线， 存储是用寄存器，因此也就清楚在 Veri...
Verilog HDL信号类型（reg&&wire）
m0_67638836的博客
04-14 2474
信号位宽 线网类型wire 寄存器类型reg wire和reg区别
Verilog HDL中wire和reg的区别
Xiaomo
02-26 832
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语...
Verilog HDL教程：wire型变量详解
"wire型变量的定义-verilog HDL教程" ...理解并熟练掌握`wire`型变量和其他Verilog HDL概念，对于进行数字系统设计和验证至关重要。通过学习和实践，设计者可以创建高效、可重用的模块，从而加速电子系统的开发过程。
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值