【Verilog入门】生动形象讲解wire与reg

在 Verilog 中，wire 和 reg 是两种不同类型的信号，主要用于不同的赋值场景。理解它们的区别和使用场景是掌握 Verilog 编程的关键。

wire 类型

wire 类型表示一种连续赋值的连接，用于驱动连接点之间的信号。wire 类型的信号不能存储值，只能传递值，适用于组合逻辑。

例子 1：简单的组合逻辑

module and_gate(
    input wire a,
    input wire b,
    output wire y
);
    assign y = a & b;  // 将 a 和 b 进行与运算，并将结果赋值给 y
endmodule

在这个例子中，y 是 wire 类型，因为它只是将 a 和 b 的与运算结果传递出去。

reg 类型

reg 类型表示一种能够存储值的信号，适用于在过程块（如 always 块）中进行赋值。reg 类型的信号通常用于时序逻辑。

例子 2：简单的时序逻辑

module d_flip_flop(
    input wire clk,
    input wire d,
    output reg q
);
    always @(posedge clk) begin
        q <= d;  // 在时钟上升沿，将 d 的值赋给 q
    end
endmodule

在这个例子中，q 是 reg 类型，因为它需要在时钟上升沿时存储 d 的值。

形象类比

想象一下你在厨房里做饭：

• wire 是一个管道，它让水从水龙头流到锅里。水龙头打开时，水就直接流到锅里，不会在管道中存储。这类似于组合逻辑，信号直接传递。

• reg 是一个水桶，你可以用它来接水并保存。你可以在某个时刻接满一桶水，然后在需要时再倒出。这类似于时序逻辑，在时钟信号的控制下存储和更新信号。

进一步举例

例子 3：复杂电路中的组合逻辑和时序逻辑

module complex_module(
    input wire clk,
    input wire rst,
    input wire [7:0] data_in,
    output reg [7:0] data_out
);
    wire [7:0] data_processed;

    // 组合逻辑部分：对输入数据进行一些逻辑运算
    assign data_processed = data_in + 8'b00000001;  // 将输入数据加 1

    // 时序逻辑部分：在时钟上升沿或复位信号时更新输出数据
    always @(posedge clk or posedge rst) begin
        if (rst)
            data_out <= 8'b00000000;  // 如果复位信号有效，将输出数据重置为 0
        else
            data_out <= data_processed;  // 否则，将处理后的数据赋给输出数据
    end
endmodule

详细讲解

1. 输入和输出信号

   input wire clk,
   input wire rst,
   input wire [7:0] data_in,
   output reg [7:0] data_out
   

   这里定义了三个输入信号：clk 是时钟信号，rst 是复位信号，data_in 是 8 位宽的数据输入信号。data_out 是 8 位宽的数据输出信号，类型为 reg，因为它在时序逻辑块中赋值。

2. 中间信号定义

   wire [7:0] data_processed;
   

   这里定义了一个 8 位宽的 wire 类型的中间信号 data_processed，用于存储组合逻辑的运算结果。

3. 组合逻辑

   assign data_processed = data_in + 8'b00000001;
   

   这行代码实现了组合逻辑，将输入数据 data_in 加 1，并将结果赋给中间信号 data_processed。这是一个连续赋值语句，因此使用 wire 类型。

4. 时序逻辑

   always @(posedge clk or posedge rst) begin
       if (rst)
           data_out <= 8'b00000000;
       else
           data_out <= data_processed;
   end
   

   这部分代码实现了时序逻辑：在时钟信号的上升沿或复位信号有效时进行操作。如果复位信号有效（rst 为高电平），将输出信号 data_out 重置为 0；否则，将组合逻辑处理后的数据 data_processed 赋给 data_out。由于这是在 always 块中进行的赋值，因此 data_out 定义为 reg 类型。

总结

• wire 用于组合逻辑的连续赋值。
• reg 用于在过程块（如 always 块）中进行赋值的时序逻辑。

形象类比：wire 是一个直接传输信号的管道，而 reg 是一个可以存储信号的水桶。在组合逻辑中，信号直接传递，因此使用 wire；在时序逻辑中，信号在时钟或控制信号的作用下存储和更新，因此使用 reg。