Verilog中wire和reg数据类型的区别

对模块中所用到的所有信号（包括端口信号、节点信号等）都必须进行数据类型的定义。如果信号的数据类型没有定义，综合器将其默认为wire型。

wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。

不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋值语句中。

在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于wire。在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，而这个变量可以声明成reg类型的。根据触发条件的不同，过程赋值语句可以建模不同的硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

对于模块的输入输出端口要明确说明，其种类有输入端口（input），输出端口（output），输入输出端口（inout）。输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以使wire/reg类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型。用关键词inout声明一个双向端口, inout端口不能声明为reg类型，只能是wire类型；输入和双向端口不能声明为寄存器类型。如附图所示（DUT：design under test。wire是net的一种）。

所以如果模块的输出是reg型的，不要误以为写testbench（测试平台）时也要用一个reg型的数据与模块输出相连，事实上恰好相反，应该用wire型与其相接，编写硬件描述语言要时刻与实际硬件联系起来。testbench为测试或仿真一个verilogHDL程序搭建了一个平台，我们给被测模块事假激励信号，通过观察被测模块的输出响应，判断其逻辑功能和时序关系是否正确。testbench无端口列表，其中激励信号（被测模块的输入信号）定义为reg类型，显示信号（被测模块的输出信号）为wire型。