FPGA设计入门

FPGA设计入门

实验目的

通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法。
软件基于quartusII 13.0版本，开发板基于Intel DE2-115。
1位全加器可以用两个半加器及一个或门连接而成， 因此需要先完成半加器的设计。

实验步骤

1.新建工程

file–>New Project Wizard

2. next.选择EP4CE115F29C7
   
3. 一直next，直到完成
   

2.画出原理图

1. file–>new–>Design Files–>Block Diagram/Schematic File
   
2. 在原理图中添加一个and2,一个xnor,两个input,两个output，添加完如图所示
   
3. 将两个输入命名为a,b，两个输出命名为co,s。
   
4. 存盘编译。file–>save as ,将文件保存在自己建的项目文件中，然后进行编译，消息框信息如下图
   
   只要不是红色的错误即可

3.将设计项目设置成可调用的元件

为了构成全加器的项层设计，必预将以上设计的半加器half_adder.bdf
设置成可调用的元件。方法图所示，在打开半加器原理图文件half_adder.
bdf的情况下，选择菜中File中的Create/Update→Create Symbol Files for
Current File项，即可将当前文件h_adder. bdf变成一个元件符号存盘，以
待在高层次设计中调用。

4.半加器仿真

1. file–>new–>University Program VWF
2. （2）输入波形文件。在波形文件编辑器左端大片空白处双击，出现“insert node
   or bus”对话框，点击“node finder”按钮。如图。
   然后在随后出现的“node finder”对话框中点击“list”按钮，则半加器
   
   点击两次ok后出现如图的波形文件
   
   仿真结果
   

设计全加器顶层文件

1. 新建原理图文件
   （1）添加工程中的半加器
   

（2）在原理图上添加2个半加器、三个输入ain、bin、cin，一个or2，两个输出cout、sum。

2. 将设计项目设置成顶层文件并编译仿真:
方法 project–>set as top_level entity

4. 仿真结果

硬件测试

1. 选择目标芯片：cyclone IVE系列的EP4CE11529C7（此步可省略，因为在前面已经选择了芯片）
2. 引脚绑定

引脚绑定前先要确定具体硬件电路，即目标芯片与外围电路（输入、输出显
示等）的连接情况。实验室使用的ED2-115开发板，除了核心FPGA芯片外，还自
带一些外围输入输出电路。我们就是利用这些输入输出电路来进行硬件测试
如全加器引脚绑定，可以这样设计：开发板上的18个拨码开关选其中三
个，SW0,SW1,SW2分别接ain、bin、cin（开关向上拨和向下拨分别显示输入
是高还是低电平）；LED0,LED1分别接co和sum，灯亮表示输出为“1”，灯灭
表示输出为“0”。

如图所示

3. 关闭引脚管理器，再次编译，输入输出上会出现你配置的相应引脚。

4.下载前的准备

驱动安装教程可参考Quartus II的安装与使用
下载

硬件上的结果

参考文档
EP4CE11529C7开发手册