在线Verilog编程网站学习

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门电路练习

1. 使用Verilog实现一个Andgate(与门)
   代码

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=a&b;
endmodule

仿真结果

2. 使用Verilog实现一个NOR（或非门）
   代码

module top_module( 
    input a, 
    input b, 
    output out );
    assign out=~(a|b);
endmodule

仿真结果

3. 使用Verilog实现XNorgate（同或门），同或门是异或门的取反输出，异或门的输入输出可以概括为，同则为0，异则为1。
实现代码

module top_module( 
    input a, 
    input b, 
    output out );
    assign out=~(a^b);
endmodule

仿真结果：