【FPGA】UART串口通信

最新推荐文章于 2024-04-05 19:19:04 发布
最新推荐文章于 2024-04-05 19:19:04 发布
阅读量1.2k 收藏 19
点赞数 1
分类专栏： FPGA 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/li_lys/article/details/122887251
版权

这里写目录标题

一、UART基础知识

UART 是一种采用异步串行通信方式的通用异步收发传输器
UART串口通信需要两根信号线来实现，一根用于串口发送，另外一根负责串口接收
在这里插入图片描述
传输速率:串口通信的速率用波特率表示,常用的波特率有9600、19200、38400、57600以及115200等。

四、代码

在这里插入图片描述

三、代码

//参数定义
//波特率
`define  BAUD_9600   5208
`define  BAUD_19200  2604
`define  BAUD_38400  1302
`define  BAUD_115200 434

`define STOP_BIT  1'b1      //数据停止位
`define START_BIT 1'b0      //数据开始位

uart_test

module uart_test( 
    input				clk		    ,
    input				rst_n	    ,
    input				uart_rxd	,
    output              uart_txd	
);								 
    //参数定义			 
                        
    //中间信号定义
    //control-->uart_tx
    wire            [7:0]               rx_dout     ;
    wire                                rx_dout_vld ;
    //uart_rx-->control
    wire            [7:0]               tx_din      ;
    wire                                tx_din_vld  ;
    //uart_tx-->control
    wire                                busy        ;

    //模块例化
    control u_control
    (
        /*input                       */.clk             (clk           ),
        /*input                       */.rst_n           (rst_n         ),
        /*input      [7:0]            */.byte_din        (rx_dout       ),
        /*input                       */.byte_din_vld    (rx_dout_vld   ),
        /*input                       */.busy            (busy          ),
        /*output    [7:0]             */.byte_dout       (tx_din        ),
        /*output                      */.byte_dout_vld   (tx_din_vld    )
    );

    uart_rx u_uart_rx
    (
        /*input                       */.clk         (clk               ),
        /*input                       */.rst_n       (rst_n             ),
        /*input                       */.rx_din      (uart_rxd          ),
        /*input           [1:0]       */.baud_sel    (2'b0              ),
        /*output          [7:0]       */.rx_byte     (rx_dout           ),
        /*output                      */.rx_byte_vld (rx_dout_vld       )
    );

    uart_tx u_uart_tx
    (
        /*input                       */.clk         (clk               ),
        /*input                       */.rst_n       (rst_n             ),
        /*input           [1:0]       */.baud_sel    (2'b0              ),
        /*input           [7:0]       */.tx_byte     (tx_din            ),
        /*input                       */.tx_byte_vld (tx_din_vld        ),
        /*output                      */.tx_dout     (uart_txd          ),
        /*output                      */.busy        (busy              )
    );


                        
endmodule

control

module control 
(
    input                       clk             ,
    input                       rst_n           ,
    input        [7:0]          byte_din        ,
    input                       byte_din_vld    ,
    input                       busy            ,
    output       [7:0]          byte_dout       ,
    output                      byte_dout_vld  
);

//信号定义

    reg         [7:0]           rxfifo_data         ;
    reg                         rxfifo_data_vld     ;    
    reg                         rxfifo_wrreq_flag   ;

//rxfifo
    wire        [7:0]           rxfifo_din          ;
    wire                        rxfifo_rdreq        ;
    wire                        rxfifo_wrreq        ;
    wire                        rxfifo_empty        ;
    wire                        rxfifo_full         ;
    wire        [7:0]           rxfifo_dout         ;
    wire        [7:0]           rxfifo_usedw        ;

    //rxfifo_data  数据寄存
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rxfifo_data <= 0;
        end 
        else if(byte_din_vld)begin 
            rxfifo_data <= byte_din;
        end 
        else begin 
            rxfifo_data <= rxfifo_data;
        end 
    end
    //rxfifo_data_vld 
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rxfifo_data_vld <= 0;
        end 
        else begin 
            rxfifo_data_vld <= byte_din_vld;
        end 
    end


    //rxfifo_wrreq_flag   当fifo存储数据大于5，fifo存储的数据全部输出
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rxfifo_wrreq_flag <= 0;
        end 
        else if(rxfifo_usedw > 5)begin 
            rxfifo_wrreq_flag <= 1;
        end 
        else if(rxfifo_empty)begin
            rxfifo_wrreq_flag <= 0;
        end
    end


//模块例化
//rxfifo
    rxfifo	u_rxfifo (
    	.aclr  ( ~rst_n       ),
    	.clock ( clk          ),
    	.data  ( rxfifo_din   ),
    	.rdreq ( rxfifo_rdreq ),
    	.wrreq ( rxfifo_wrreq ),
    	.empty ( rxfifo_empty ),
    	.full  ( rxfifo_full  ),
    	.q     ( rxfifo_dout  ),
    	.usedw ( rxfifo_usedw )
    	);

    assign rxfifo_din = rxfifo_data;
    assign rxfifo_wrreq = rxfifo_data_vld && !rxfifo_full;
    assign byte_dout = rxfifo_dout;
    assign rxfifo_rdreq = !rxfifo_empty && (rxfifo_wrreq_flag) && (busy == 0);
    assign byte_dout_vld = rxfifo_rdreq;

endmodule

uart_rx

`include "param.v"
module uart_rx
(
    input                       clk         ,
    input                       rst_n       ,
    input                       rx_din      ,
    input           [1:0]       baud_sel    ,
    output          [7:0]       rx_byte     ,
    output                      rx_byte_vld 
);
    //信号定义
    reg         [12:0]          cnt_baud        ;
    wire                        add_cnt_baud    ;
    wire                        end_cnt_baud    ;
    reg         [12:0]          baud_num        ;
    reg                         flag            ;

    reg         [3:0]           cnt_byte        ;
    wire                        add_cnt_byte    ;
    wire                        end_cnt_byte    ;

    reg         [1:0]           din_r           ;
    wire                        nege            ;
    reg         [9:0]           rx_data         ;
    reg                         rx_data_vld     ;  


    //计数器
    //波特率计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_baud <= 0;
        end 
        else if(add_cnt_baud)begin 
                if(end_cnt_baud)begin 
                    cnt_baud <= 0;
                end
                else begin 
                    cnt_baud <= cnt_baud + 1;
                end 
        end
       else  begin
           cnt_baud <= cnt_baud;
        end
    end 
    
    assign add_cnt_baud = flag;
    assign end_cnt_baud = add_cnt_baud && cnt_baud == baud_num-1;

    //比特计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_byte <= 0;
        end 
        else if(add_cnt_byte)begin 
                if(end_cnt_byte)begin 
                    cnt_byte <= 0;
                end
                else begin 
                    cnt_byte <= cnt_byte + 1;
                end 
        end
       else  begin
           cnt_byte <= cnt_byte;
        end
    end 
    
    assign add_cnt_byte = end_cnt_baud;
    assign end_cnt_byte = add_cnt_byte && cnt_byte == 9;

    //flag  波特率计数器运行标志 1：运行  0：停止
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            flag <= 0;
        end 
        else if(nege)begin 
            flag <= 1;
        end 
        else if(cnt_byte == 9  && end_cnt_baud)begin 
            flag <= 0;
        end 
    end

    //baud_num   波特率选择    baud_sel：0 ————>9600    1————>19200   2————>38400  3————>115200
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            baud_num <= 0;
        end 
        else begin 
            case (baud_sel)
            0 : begin
                baud_num <= `BAUD_9600;
            end
            1 : begin
                baud_num <= `BAUD_19200;
            end
            2 : begin
                baud_num <= `BAUD_38400;
            end
            3 : begin
                baud_num <= `BAUD_115200;
            end
                default: begin
                    baud_num <= baud_num;
                end
            endcase
        end 
    end

    //nege din_r   打拍 检测数据起始位
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            din_r <= 0;
        end 
        else begin 
            din_r <= {din_r[0],rx_din};
        end 
    end

    assign nege = !din_r[0]&din_r[1];

    //rx_data 将比特数据转换为字节
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_data <= 0;
        end 
        else if(flag && cnt_baud ==2500)begin 
           rx_data[cnt_byte] <= rx_din;
        end 
        else begin 
           rx_data <= rx_data; 
        end 
    end
    //rx_data_vld  当数据停止位等于1，数据有效
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            rx_data_vld <= 0;
        end 
        else if(cnt_byte == 9 )begin 
           rx_data_vld <= flag && cnt_baud ==2700 && rx_data[9] == 1; 
        end 
        else begin
            rx_data_vld <= rx_data_vld;
        end
    end


    assign rx_byte     = rx_data[8:1]; 
    assign rx_byte_vld = rx_data_vld; 


endmodule

uart_tx

`include "param.v"
module uart_tx
(
    input                       clk         ,
    input                       rst_n       ,
    input           [1:0]       baud_sel    ,
    input           [7:0]       tx_byte     ,
    input                       tx_byte_vld ,
    output                      tx_dout     ,
    output                      busy        
);
    //信号定义
    reg             [12:0]      cnt_baud    ;
    wire                        add_cnt_baud;
    wire                        end_cnt_baud;
    reg             [12:0]      baud_num    ;

    reg             [3:0]       cnt_bit     ;
    wire                        add_cnt_bit ;
    wire                        end_cnt_bit ;

    reg                         dout        ;
    reg             [9:0]       tx_data     ;
    reg                         flag        ;

    //计数器
    //波特率计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_baud <= 0;
        end 
        else if(add_cnt_baud)begin 
                if(end_cnt_baud)begin 
                    cnt_baud <= 0;
                end
                else begin 
                    cnt_baud <= cnt_baud + 1;
                end 
        end
       else  begin
           cnt_baud <= cnt_baud;
        end
    end 
    
    assign add_cnt_baud = flag;
    assign end_cnt_baud = add_cnt_baud && cnt_baud == baud_num-1;
    
    //比特计数器
    always @(posedge clk or negedge rst_n)begin 
       if(!rst_n)begin
            cnt_bit <= 0;
        end 
        else if(add_cnt_bit)begin 
                if(end_cnt_bit)begin 
                    cnt_bit <= 0;
                end
                else begin 
                    cnt_bit <= cnt_bit + 1;
                end 
        end
       else  begin
           cnt_bit <= cnt_bit;
        end
    end 
    
    assign add_cnt_bit = end_cnt_baud;
    assign end_cnt_bit = add_cnt_bit && cnt_bit == 9;

    //flag   波特率计数器使用标志信号  1：计数器运行 0：计数器停止
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            flag <= 0;
        end 
        else if(tx_byte_vld)begin                       //数据长有效，数据一直发送同一个？
            flag <= 1;
        end 
        else if(cnt_bit==9 && end_cnt_baud)begin 
            flag <= 0;
        end 
    end

    //baud_num  波特率选择    baud_sel：0 ————>9600    1————>19200   2————>38400  3————>115200
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            baud_num <= 0;
        end
        else begin 
            case (baud_sel)
                0 : begin
                    baud_num <=`BAUD_9600; 
                end
                1 : begin
                    baud_num <= `BAUD_19200;
                end
                2 : begin
                    baud_num <= `BAUD_38400;
                end
                3 : begin
                    baud_num <= `BAUD_115200;
                end
                default: begin
                    baud_num <= baud_num;
                end
            endcase
        end 
    end

    //tx_data   添加数据的起始位：0  停止位:  1     发送数据低位-->高位  
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            tx_data <= 0;
        end 
        else if(tx_byte_vld)begin 
            tx_data <= {`STOP_BIT,tx_byte,`START_BIT};
        end 
        else begin 
            tx_data <=tx_data;
        end 
    end

    //输出
    //dout 将字节数据转换为比特输出
    always @(posedge clk or negedge rst_n)begin 
        if(!rst_n)begin
            dout <= 1;
        end 
        else if(flag)begin 
            dout <= tx_data[cnt_bit];
        end 
        else begin 
            dout <= dout;
        end 
    end


    //busy  tx_dout
    assign tx_dout = dout;  //uart tx 数据输出
    assign busy = flag;     //busy 忙标志   1：忙状态    0：空闲状态




endmodule

四、ModelSim仿真

在这里插入图片描述

玩嵌入式谁会脱发呀
关注
  • 1
    点赞
  • 踩
  • 19
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
FPGA串口收发（二）：串口接收 - 源代码与仿真测试
踏雪的专栏
06-15 3412
FPGA串口收发（二）：串口接收 - 源代码与仿真测试 串行接收数据 1101_1000 ，转换为并行数据, 并显示 D8。 时钟40MHz，波特率115200 1、源文件 uart_rx.v `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: Myminieye // Engineer: Nill // // Create Da
FPGA串口多字节接收、解码和仿真
albert_007的博客
08-10 4223
FPGA串口多字节接收、解码和仿真 序 本项目采用Altera的FPGA，串口多字节接收，并解码以及采用ModelSim进行仿真。串口接收程序源自正点原子的例程。 程序基本框架 程序分为两个部分，单字节接收部分和多字节接收及解码部分，其中单字节接收部分参考资料比较多，收到单字节数据并给出完成标志位；多字节接收在此基础上进行若干个字节的接收，并给出标志位，通过解码模块对数据进行解码。 程序源码 采用Quartus II开发环境，频率50MHz，波特率 115200，8位数据位，1位停止位。 由于手头核心板比较
FPGA(Verilog)实现uart传输协议传输数据(含仿真)
qq_69866029的博客
04-05 1055
FPGA(Verilog)实现uart传输协议传输数据。
FPGA串口多字节发送、仿真
albert_007的博客
08-11 3240
序 本意是可以把一帧数据发送出去，外部只需要输入一个发送脉冲和一帧数据就可以了。在单字节发送的基础上进行设计，本来是想通过发送完成标志位进行下一个字节的数据装填和发送，可是实在太麻烦了，没有理好逻辑，索性采用时间控制的方式。 程序分为两个大部分，一部分是单字节的发送，另一部分是时间控制下的字节的状态和发送使能信号的设置。单字节发送是正点原子的例程。 程序源码 频率50MHz，波特率 9600，发送8个字节，8位数据，1位停止位。 module uart_top( input sys_c
UART串口通信程序与仿真
LYUWT的博客
08-31 782
UART简易串口通信
UART串口协议详解及FPGA实现
qq_43557686的博客
04-08 3449
UART协议详解 UART（Universal Asynchronous Receiver/Transmitter）即通用异步收发器，是一种串行、异步、全双工的通信协议。 一帧由起始位(1位)、数据位(5-9位)、校验位(0或1位)、停止位(1-2位)等四部分构成。 数据传输线空闲的时候保持高电平，当开始传输时，拉低一个时钟周期，这就是起始位。之后传输数据位，一般从小端开始传输。然后紧随一个可选的奇偶校验位。然后电平拉高，指示一帧发送的终止，即停止位。 采样时钟一般为波特率的数倍(常见的如8倍或16倍)，并
FPGA UART串口通信Verilog参考代码
10-03
FPGA UART串口通信Verilog参考代码
FPGA开发UART串口通信通用模块
03-03
fpga uart串口通信通用模块。包含所有模块源文件、测试文件、测试工程、及模块使用介绍和模块测试报告。模块通用性强，可移植性强，可通过测试工程自行修改，或自行例化模块，只需简单配置几个参数，驱动相应信号...
fpga开发 uart串口通信通用
03-06
fpga uart串口通信通用模块源代码
基于FPGA的uart串口通信
01-17
内容包含uart串行时钟通信接收和发送的相关资源代码程序（包含代码注释，适合零基础小白），包含vivado仿真程序
FPGA开发_UART串口通信设计.zip
08-03
FPGA开发 基于VHDL的UART串口通信设计 实现开发板与计算机串口助手之间的收发，并能够自行调节波特率。自行设计通信格式并完成调试。 测试环境：Quartus II 13.0 (64-bit) + Modelsim SE-64 10.4 + FPGA开发板：EP4...
Verilog UART 代码 modelsim
10-22
Verilog UART modelsim仿真，非常实用，原创，HDLBUF. 文档后面再添加
verilog —串口通信 包括仿真
07-27
基于verilog的串口通信协议，包括工程文件及仿真文件，已经测试通过。仿真平台为quartus，具体使用见我博文
FPGA用verilog HDL实现串口通讯协议
qq_45248833的博客
06-26 3072
串口通信是一种通过串行传输数据的通信方式。它使用单个数据线将数据位逐个传输，而不是同时传输多个数据位。串口通信常用于连接计算机与外部设备，如打印机、调制解调器、传感器等。串口通信一般使用的是异步传输方式，即发送方和接收方的时钟不同步。数据传输时，发送方将数据位、起始位、停止位和校验位按照一定的规则组合成数据帧，然后逐位地通过数据线发送。接收方在接收到起始位后开始接收数据位，并在接收到停止位后完成接收。校验位用于检测数据传输的错误。串口通信有多种标准，常见的包括RS-232、RS-485等。
基于FPGA的Cortex-M3软核DDR读写工程实现基于FPGA的Cortex-M3软核基本SOC
ZsUebjrTR的博客
01-12 531
五、基于FPGA的Cortex-M3软核DDR读写工程的进一步开发 在完成基于FPGA的Cortex-M3软核DDR读写工程的移植之后，我们可以进一步开发更多的功能。此外，可以对代码进行优化，减少内存占用和功耗消耗，提高系统的可靠性和效率。同时，我们还介绍了系统外设的设计和进一步开发的可能性，以帮助读者深入理解和应用基于FPGA的Cortex-M3软核DDR读写工程。开发文档 针对本工程的开发，我编写了详细的开发文档，包括工程概述、开发环境配置、软件设计、硬件设计等内容，以帮助读者快速上手移植工程。
UART实验
qq_52479948的博客
01-01 1321
UART实验
FPGA实现串口收发的八字节数据报文Modbus Crc校验
wandou0511的博客
01-22 1万+
一、项目工程背景 串口之间的数据交互，是一个在实际工作当中应用非常广泛的场景，所以笔者在这篇博客里为大家详细介绍“串口八字节报文modbus crc收发校验”的工程案例，相信耐心地去系统实践完整个工程，一定会有比较大的收获。 首先向大家简单介绍一下串口通信八字节报文的由来，串口作为不同电路板之间SOC芯片的主要通信方式，本身也具有很大的普遍性，那么如何进行有效地数据交互呢，八字节报文的出现就很好地满足了数据交互量不大的实际应用的需求，虽然说芯片之间内部报文的组包和解包方式是可...
嵌入式学习笔记——STM32的USART相关寄存器介绍及其配置
热门推荐
qq_41954556的博客
03-13 1万+
USART的相关寄存器及其配置
关于串口接收速率问题
miguanxiaoqiangqiang的博客
04-14 595
用台式机可以实现，但是笔记本说啥也不行，每次都是16ms接收一次，用示波器量发现设备端发出来的00周期确实是1ms，但接收端最快只能16ms接收一次，一次接收16个00。解决办法：422转USB的设置有问题，设备管理器----端口设置----高级选项，将延时计时器毫秒设置成1，接收速率就上来了。（1ms发送不太稳定）发送端（设备）以57600波特率发送00，1ms发送一次。接收端（我）在接收到00后，以460800波特率发送24字节数据。最近项目遇到用两个USB转422串口，一个做收另一个做发的项目。
FPGA uart串口通信
最新发布
05-21
FPGA可以通过配置内部的逻辑电路实现UART串口通信。 在FPGA中，UART串口通信需要通过FPGA上的串口模块进行实现。串口模块主要包括收发电路和状态机两个部分。收发电路用于将数据从串口输入或输出，状态机用于控制...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值