verilog中parameter与localparam的区别

最新推荐文章于 2024-04-25 17:17:05 发布
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文章标签： fpga开发
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本文介绍了Verilog设计中parameter和localparam两种参数类型的区别，parameter用于顶层与底层模块间的单次赋值且可并行例化，类似全局常量；而localparam限于模块内部，不可并行例化，类比局部常量，且例化后值固定不变。
摘要由CSDN通过智能技术生成

parameter：用于顶层模块与底层模块之间的参数传递，并行例化的模块也可以使用，相当与全局常量；
localparam：仅限于本module内部使用，并行例化的模块不可调用，相当于局部常量。
注意：模块例化时，无论parameter还是localparam都只能赋值一次，例化之后，其值不再发生改变，所以赋值式子右边不能是变量。

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u013273161的博客
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注:parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口。 `timescale 1ns/100ps module mem ( clka, wea, addra, dina, clkb, addrb, doutb); parameter DATA_WIDT...
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05-12 1491
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