synopsys
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limanjihe
这个作者很懒,什么都没留下…
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关于DesignWare的看法
一.DesignWare是什么摘自https://zhidao.baidu.com/question/473669077.htmlDesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。它包括一个独立于工艺的、经验证的、可综合的虚拟微架构的元件集合,包括逻辑、算术、存储和专用元件系列,超过140个模块。DesignWare和 Design Compiler的结合可以极大地改进综合的结果,并缩短设计周期。Synopsys在DesignWare中还融合了更复杂的商业IP(无需额外付费)目转载 2021-08-24 15:12:26 · 1107 阅读 · 1 评论 -
对DC中parallel_case的理解
synopsys parallel_case full_case以前一直没弄懂,以为就是个简单的注释完事,原来还可以用来引导综合过程:设计者在写设计代码时,有时可能针对仿真写一些语句,这些语句可能是不为DC所接受,也不希望DC接受;设计者如果不对这些语句进行特殊说明,DC读入设计代码时就会产生语法错误。另一种情况是,设计者在写设计代码,有些设计代码是为专有的对象写的(如公司内部),这转载 2017-07-24 21:45:20 · 1068 阅读 · 0 评论 -
VCS中利用Makefile脚本仿真详细图解
1.可仿真的Verilog文件通常是写一个module.v文件,然后写一个testbench即module_tb.v文件,该文件中例化module。可仿真的Verilog文件是指testbench即module_tb.v。在VCS中module_tb.v除了声明timescale,初始化信号输入和例化module外,还需要加上波形输出函数$vcdpluson()和仿真时间控制函数$fini原创 2016-08-26 10:52:21 · 20650 阅读 · 0 评论 -
verdi/debuss(novas)
debussy的新版本就叫verdi了 debussy是数字电路设计过程中的debug工具,有三个基本窗口: 1、source code window: 提供了一个比较友好的界面,将整个设计的source code按设计的层次结构以树状排布,并且可以在代码上反标仿真结果,支持查找、寻找驱动等一些debug常用的操作 2、schematic window: 将设计原代码提取成电路图,有Hiera转载 2015-11-19 10:31:10 · 2546 阅读 · 0 评论 -
波形文件(wlf/vcd/fsdb/shm/vpd)的区别,fsdb生成方法
转自 http://blog.sina.com.cn/s/blog_4b8d400f0100xce7.html波形文件一般用于仿真后记录波形文件,用于做详细分析和研究。说一下几种波形文件WLF(Wave Log File)、VCD(Value Change Dump)文件,fsdb(Fast Signal DataBase)文件、shm、vpd。1.WLF (Wave Log File)Mentor转载 2015-11-18 18:09:53 · 29981 阅读 · 1 评论 -
VCS+VERDI 的环境配置(1)
引子: 最近,在64bit的LINUX(cent os 6.4)上安装好,synopsys的VERDI和VCS后,写好MAKEFILE脚本,在运行的时候总是出现不了FSDB文件,欲解决之。vcs版本: vcs-2014verdi版本: 在64位主机上运行32位软件,主要是解决好库的问题:安装库的时候要明确指出是x86的,否则,安装的是64位的;在这个地原创 2016-08-25 09:39:32 · 36860 阅读 · 0 评论 -
使用VCS生成覆盖率报告
reference : http://blog.chinaaet.com/weiqi7777/p/5100017808 对于vcs工具,支持生成覆盖率报告,通过查看覆盖率报告,即可知道设计中有什么问题。 要生成覆盖率报告,要在编译和仿真的时候,加入一个选项。 -cm line | fsm | tgl | cond , 指转载 2016-09-04 08:11:40 · 25698 阅读 · 5 评论 -
VCS使用学习
reference : http://blog.chinaaet.com/weiqi7777/p/36105 最近在学习VCS,现将VCS的一些使用心得记录下来。 VCS是synopsys的仿真verilog的仿真器。基于linux系统。有命令行模式和图形化模式。图形化模式是用的dve。 以串口verilog代码使转载 2016-09-04 08:14:54 · 6865 阅读 · 1 评论 -
vcs编译systemverilog并且用verdi查看波形
reference : http://blog.chinaaet.com/weiqi7777/p/5100017757 对于编写的systemverilog代码,在linux下,可以使用vcs编译,但是编译的时候,要注意,要加入几个选项。 整个过程,linux使用的是64位的redhat,vcs使用的是vcs2015,verdi使用的是verdi201转载 2016-09-04 08:09:41 · 35855 阅读 · 0 评论 -
VCS的 -ntb_opts 的问题
[求助] 请教个vcs命令-ntb_opts的问题怎样在跑别人的例子时,别人的makefile的vcs命令都有-ntb_opts dtm 或者 -ntb_opts rvm使用vcs -help没有查到dtm 和rvm的介绍有些例子使用dtm的时候 编译的时候提示“vmm.sv”找不到改为rvm又提示类之外不可以定义类这种情况要怎样解决呢?除了使用dtm将文件里面包括“v原创 2016-08-22 11:29:17 · 5276 阅读 · 0 评论 -
SYNOPSYS VCS常用命令使用详解
VCS对verilog模型进行仿真包括两个步骤:1. 编译verilog文件成为一个可执行的二进制文件命令为:vcs source_files2. 运行该可执行文件:./simv类似于NC, 也有单命令行的方式:vcs source_files -R-R 命令表示, 编译后立即执行。vcs常用的命令选项如下:-cm line|cond|fsm|tgl|obc转载 2016-08-22 11:30:03 · 11566 阅读 · 0 评论