core-v-verif系列之cva6 verilator Model编译命令详解

最新推荐文章于 2025-05-13 00:15:00 发布
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分类专栏： core-v-verif-cva6 文章标签： core-v-verif cva6
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verilate_command


# verilator-specific
verilate_command := $(verilator) --no-timing verilator_config.vlt                                                \
                    -f core/Flist.cva6                                                                           \
                    core/cva6_rvfi.sv                                                                            \
                    $(filter-out %.vhd, $(ariane_pkg))                                                           \
                    $(filter-out core/fpu_wrap.sv, $(filter-out %.vhd, $(filter-out %_config_pkg.sv, $(src))))   \
                    +define+$(defines)$(if $(TRACE_FAST),+VM_TRACE)$(if $(TRACE_COMPACT),+VM_TRACE+VM_TRACE_FST) \
                    corev_apu/tb/common/mock_uart.sv                                                             \
                    +incdir+corev_apu/axi_node                                                                   \
                    $(if $(verilator_threads), --threads $(verilator_threads))                                   \
                    --unroll-count 256                                                                           \
                    -Wall                                                                                        \
                    -Werror-PINMISSING                                                                           \
                    -Werror-IMPLICIT                                                                             \
                    -Wno-fatal                                                                                   \
                    -Wno-PINCONNECTEMPTY                                                                         \
                    -Wno-ASSIGNDLY                                                                               \
                    -Wno-DECLFILENAME                                                                            \
                    -Wno-UNUSED                                                                                  \
                    -Wno-UNOPTFLAT                                                                               \
                    -Wno-BLKANDNBLK                                                                              \
                    -Wno-style                                                                                   \
                    $(if ($(PRELOAD)!=""), -DPRELOAD=1,)                                                         \
                    $(if $(PROFILE),--stats --stats-vars --profile-cfuncs,)                                      \
                    $(if $(DEBUG), --trace-structs,)                                                             \
                    $(if $(TRACE_COMPACT), --trace-fst $(VL_INC_DIR)/verilated_fst_c.cpp)                        \
                    $(if $(TRACE_FAST), --trace $(VL_INC_DIR)/verilated_vcd_c.cpp)                               \
                    -LDFLAGS "-L$(RISCV)/lib -L$(SPIKE_INSTALL_DIR)/lib -Wl,-rpath,$(RISCV)/lib -Wl,-rpath,$(SPIKE_INSTALL_DIR)/lib -lfesvr -lriscv -ldisasm -lyaml-cpp $(if $(PROFILE), -g -pg,) -lpthread $(if $(TRACE_COMPACT), -lz,)" \
                    -CFLAGS "$(CFLAGS)$(if $(PROFILE), -g -pg,) -DVL_DEBUG -I$(SPIKE_INSTALL_DIR)"               \
                    $(if $(SPIKE_TANDEM), +define+SPIKE_TANDEM, )                                                \
                    --cc --vpi                                                                                   \
                    $(list_incdir) --top-module ariane_testharness                                               \
                    --threads-dpi none                                                                           \
                    --Mdir $(ver-library) -O3                                                                    \
                    --exe corev_apu/tb/ariane_tb.cpp corev_apu/tb/dpi/SimDTM.cc corev_apu/tb/dpi/SimJTAG.cc      \
                    corev_apu/tb/dpi/remote_bitbang.cc corev_apu/tb/dpi/msim_helper.cc

这个 verilate_command 变量定义了一个非常复杂的 Verilator 命令，用于仿真和编译 RISC-V CPU 项目。

1. $(verilator) --no-timing verilator_config.vlt:

  • $(verilator)：是 Verilator 编译器的调用。
  • --no-timing：禁用定时仿真。
  • verilator_config.vlt：指定 Verilator 配置文件。

2. -f core/Flist.cva6:

  • -f：从文件中读取 Verilog 源文件列表。
  • core/Flist.cva6：包含所有需要编译的 Verilog 文件列表。

3. core/cva6_rvfi.sv:

  • core/cva6_rvfi.sv：指定需要编译的单个 Verilog 文件。

4. $(filter-out %.vhd, $(ariane_pkg)):

  • 过滤掉扩展名为 .vhd 的文件，只保留 Verilog 文件。

5. $(filter-out core/fpu_wrap.sv, $(filter-out %.vhd, $(filter-out %_config_pkg.sv, $(src)))):

  • 从 $(src) 列表中过滤掉指定的文件，保留需要的 Verilog 文件。

6. +define+$(defines)$(if $(TRACE_FAST),+VM_TRACE)$(if $(TRACE_COMPACT),+VM_TRACE+VM_TRACE_FST):

  • +define+$(defines)：定义预处理宏。
  • $(if $(TRACE_FAST),+VM_TRACE)：如果启用了快速跟踪，则添加 +VM_TRACE 定义。
  • $(if $(TRACE_COMPACT),+VM_TRACE+VM_TRACE_FST)：如果启用了紧凑跟踪，则添加 +VM_TRACE+VM_TRACE_FST 定义。

7. corev_apu/tb/common/mock_uart.sv:

  • 指定需要编译的单个 Verilog 文件。

8. +incdir+corev_apu/axi_node:

  • 指定包含目录。

9. $(if $(verilator_threads), --threads $(verilator_threads)):

  • 如果设置了 $(verilator_threads)，则指定 Verilator 线程数。

10. --unroll-count 256:

- 指定循环展开的次数。

11. -Wall:

- 启用所有警告。

12. -Werror-*:

- 将特定警告视为错误，停止编译。

13. -Wno-*:

- 禁用特定警告。

14. $(if ($(PRELOAD)!=""), -DPRELOAD=1,):

- 如果 `PRELOAD` 不为空，则定义 `PRELOAD` 宏为 1。

15. $(if $(PROFILE),--stats --stats-vars --profile-cfuncs,):

- 如果启用了 `PROFILE`，则启用统计和函数配置文件。

16. $(if $(DEBUG), --trace-structs,):

- 如果启用了 `DEBUG`，则启用结构体跟踪。

17. $(if $(TRACE_COMPACT), --trace-fst $(VL_INC_DIR)/verilated_fst_c.cpp):

- 如果启用了紧凑跟踪，使用 FST 格式进行跟踪。

18. $(if $(TRACE_FAST), --trace $(VL_INC_DIR)/verilated_vcd_c.cpp):

- 如果启用了快速跟踪，使用 VCD 格式进行跟踪。

19. -LDFLAGS "...:

- 指定链接器标志:
  - `-L$(RISCV)/lib`：指定 RISC-V 库路径。
  - `-L$(SPIKE_INSTALL_DIR)/lib`：指定 SPIKE 库路径。
  - `-Wl,-rpath,...`：设置运行时库路径。
  - `-lfesvr -lriscv -ldisasm -lyaml-cpp`：链接特定库。
  - `$(if $(PROFILE), -g -pg,)`：如果启用了 `PROFILE`，则启用调试和性能分析标志。
  - `-lpthread`：链接 pthread 库。
  - `$(if $(TRACE_COMPACT), -lz,)`：如果启用了紧凑跟踪，则链接 zlib 库。

20. -CFLAGS "...:

- 指定编译器标志:
  - `$(CFLAGS)`：使用全局编译标志。
  - `$(if $(PROFILE), -g -pg,)`：如果启用了 `PROFILE`，则启用调试和性能分析标志。
  - `-DVL_DEBUG`：定义 `VL_DEBUG` 宏。
  - `-I$(SPIKE_INSTALL_DIR)`：指定包含目录。

21. $(if $(SPIKE_TANDEM), +define+SPIKE_TANDEM, ):

- 如果启用了 `SPIKE_TANDEM`，则定义 `SPIKE_TANDEM` 宏。

22. --cc --vpi:

- 生成 C++ 模型。
- 启用 VPI 接口。

23. $(list_incdir):

- 指定包含目录列表。

24. --top-module ariane_testharness:

- 指定顶层模块为 `ariane_testharness`。

25. --threads-dpi none:

- 禁用 DPI 线程。

26. --Mdir $(ver-library) -O3:

- 指定输出目录为 `$(ver-library)`。
- 启用第三级优化。

27. --exe ...:

- 指定需要编译的 C++ 文件列表。

编译命令输出


make -C 
/home/cva6/ verilate verilator="verilator --no-timing" target=cv32a65x defines=
make[1]: Entering directory '/home/cva6'
Makefile:153: XCELIUM_HOME not set which is necessary for compiling DPIs when using XCELIUM
[Verilator] Building Model
verilator --no-timing --no-timing verilator_config.vlt 
-f core/Flist.cva6 core/cva6_rvfi.sv 
/home/cva6/corev_apu/tb/ariane_axi_pkg.sv 
/home/cva6/corev_apu/tb/axi_intf.sv 
/home/cva6/corev_apu/register_interface/src/reg_intf.sv 
/home/cva6/corev_apu/tb/ariane_soc_pkg.sv 
/home/cva6/corev_apu/riscv-dbg/src/dm_pkg.sv 
/home/cva6/corev_apu/tb/ariane_axi_soc_pkg.sv 
/home/cva6/core/cva6_rvfi.sv 
/home/cva6/corev_apu/src/ariane.sv 
/home/cva6/corev_apu/bootrom/bootrom.sv 
/home/cva6/corev_apu/clint/axi_lite_interface.sv 
/home/cva6/corev_apu/clint/clint.sv 
/home/cva6/corev_apu/fpga/src/axi2apb/src/axi2apb_64_32.sv 
/home/cva6/corev_apu/fpga/src/axi2apb/src/axi2apb.sv 
/home/cva6/corev_apu/fpga/src/axi2apb/src/axi2apb_wrap.sv 
/home/cva6/corev_apu/fpga/src/apb_timer/apb_timer.sv 
/home/cva6/corev_apu/fpga/src/apb_timer/timer.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_ar_buffer.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_aw_buffer.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_b_buffer.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_r_buffer.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_single_slice.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_slice.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_slice_wrap.sv 
/home/cva6/corev_apu/fpga/src/axi_slice/src/axi_w_buffer.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_res_tbl.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_amos_alu.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_amos.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_atomics.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_atomics_wrap.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_lrsc.sv 
/home/cva6/corev_apu/src/axi_riscv_atomics/src/axi_riscv_lrsc_wrap.sv 
/home/cva6/corev_apu/axi_mem_if/src/axi2mem.sv 
/home/cva6/corev_apu/riscv-dbg/src/dm_csrs.sv 
/home/cva6/corev_apu/riscv-dbg/src/dmi_cdc.sv 
/home/cva6/corev_apu/riscv-dbg/src/dmi_jtag.sv 
/home/cva6/corev_apu/riscv-dbg/src/dmi_jtag_tap.sv 
/home/cva6/corev_apu/riscv-dbg/src/dm_mem.sv 
/home/cva6/corev_apu/riscv-dbg/src/dm_sba.sv 
/home/cva6/corev_apu/riscv-dbg/src/dm_top.sv 
/home/cva6/corev_apu/rv_plic/rtl/rv_plic_target.sv 
/home/cva6/corev_apu/rv_plic/rtl/rv_plic_gateway.sv 
/home/cva6/corev_apu/rv_plic/rtl/plic_regmap.sv 
/home/cva6/corev_apu/rv_plic/rtl/plic_top.sv 
/home/cva6/corev_apu/riscv-dbg/debug_rom/debug_rom.sv 
/home/cva6/corev_apu/register_interface/src/apb_to_reg.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_multicut.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/rstgen_bypass.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/rstgen.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/addr_decode.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/stream_register.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_cut.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_join.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_delayer.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_to_axi_lite.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_id_prepend.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_atop_filter.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_err_slv.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_mux.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_demux.sv 
/home/cva6/vendor/pulp-platform/axi/src/axi_xbar.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/cdc_2phase.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/spill_register_flushable.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/spill_register.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/deprecated/fifo_v1.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/deprecated/fifo_v2.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/stream_delay.sv 
/home/cva6/vendor/pulp-platform/common_cells/src/lfsr_16bit.sv 
/home/cva6/vendor/pulp-platform/tech_cells_generic/src/deprecated/cluster_clk_cells.sv 
/home/cva6/vendor/pulp-platform/tech_cells_generic/src/deprecated/pulp_clk_cells.sv 
/home/cva6/vendor/pulp-platform/tech_cells_generic/src/rtl/tc_clk.sv 
/home/cva6/corev_apu/tb/ariane_testharness.sv 
/home/cva6/corev_apu/tb/ariane_peripherals.sv 
/home/cva6/corev_apu/tb/rvfi_tracer.sv 
/home/cva6/corev_apu/tb/common/uart.sv 
/home/cva6/corev_apu/tb/common/SimDTM.sv 
/home/cva6/corev_apu/tb/common/SimJTAG.sv 
+define+ corev_apu/tb/common/mock_uart.sv 
+incdir+corev_apu/axi_node  
--unroll-count 256 -Wall -Werror-PINMISSING -Werror-IMPLICIT -Wno-fatal 
-Wno-PINCONNECTEMPTY -Wno-ASSIGNDLY -Wno-DECLFILENAME 
-Wno-UNUSED -Wno-UNOPTFLAT -Wno-BLKANDNBLK -Wno-style  
-DPRELOAD=1     -LDFLAGS "-L/home/RISCV_TOOLS/lib 
-L/home/cva6/tools/spike/lib 
-Wl,-rpath,/home/RISCV_TOOLS/lib 
-Wl,-rpath,/home/cva6/tools/spike/lib 
-lfesvr -lriscv -ldisasm -lyaml-cpp  -lpthread " 
-CFLAGS "-I/include 
-I/include 
-I/home/cva6/tools/verilator-v5.008/share/verilator/include/vltstd 
-I/home/RISCV_TOOLS/include 
-I/home/cva6/tools/spike/include -std=c++17 
-I/home/cva6/corev_apu/tb/dpi -O3 -DVL_DEBUG 
-I/home/cva6/tools/spike"   --cc --vpi  
+incdir+/home/cva6/vendor/pulp-platform/common_cells/include/  
+incdir+/home/cva6/vendor/pulp-platform/axi/include/  
+incdir+/home/cva6/corev_apu/register_interface/include/  
+incdir+/home/cva6/corev_apu/tb/common/  
+incdir+/home/cva6/vendor/pulp-platform/axi/include/  
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_agents/uvma_rvfi/  
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_components/uvmc_rvfi_reference_model/  
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_components/uvmc_rvfi_scoreboard/  
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_agents/uvma_core_cntrl/  
+incdir+/home/cva6/verif/tb/core/  
+incdir+/home/cva6/core/include/  
+incdir+/home/cva6/tools/spike/include/disasm/ 
--top-module ariane_testharness --threads-dpi none --Mdir work-ver -O3 
--exe corev_apu/tb/ariane_tb.cpp 
corev_apu/tb/dpi/SimDTM.cc 
corev_apu/tb/dpi/SimJTAG.cc 
corev_apu/tb/dpi/remote_bitbang.cc 
corev_apu/tb/dpi/msim_helper.cc

变量赋值

  • verilator:

    verilator="verilator --no-timing"

  • XCELIUM_HOME:

    未设置，导致错误信息 "XCELIUM_HOME not set which is necessary for compiling DPIs when using XCELIUM"

文件列表

core/
  • core/Flist.cva6
  • core/cva6_rvfi.sv
corev_apu/tb/
  • ariane_axi_pkg.sv
  • axi_intf.sv
  • ariane_soc_pkg.sv
  • ariane_axi_soc_pkg.sv
  • ariane_testharness.sv
  • ariane_peripherals.sv
  • rvfi_tracer.sv
  • common/uart.sv
  • common/SimDTM.sv
  • common/SimJTAG.sv
corev_apu/register_interface/
  • src/reg_intf.sv
  • src/apb_to_reg.sv
corev_apu/bootrom/
  • bootrom.sv
corev_apu/clint/
  • axi_lite_interface.sv
  • clint.sv
corev_apu/fpga/
  • src/axi2apb/src/axi2apb_64_32.sv
  • src/axi2apb/src/axi2apb.sv
  • src/axi2apb/src/axi2apb_wrap.sv
  • src/apb_timer/apb_timer.sv
  • src/apb_timer/timer.sv
  • src/axi_slice/src/axi_ar_buffer.sv
  • src/axi_slice/src/axi_aw_buffer.sv
  • src/axi_slice/src/axi_b_buffer.sv
  • src/axi_slice/src/axi_r_buffer.sv
  • src/axi_slice/src/axi_single_slice.sv
  • src/axi_slice/src/axi_slice.sv
  • src/axi_slice/src/axi_slice_wrap.sv
  • src/axi_slice/src/axi_w_buffer.sv
corev_apu/src/
  • ariane.sv
  • axi_riscv_atomics/src/axi_res_tbl.sv
  • axi_riscv_atomics/src/axi_riscv_amos_alu.sv
  • axi_riscv_atomics/src/axi_riscv_amos.sv
  • axi_riscv_atomics/src/axi_riscv_atomics.sv
  • axi_riscv_atomics/src/axi_riscv_atomics_wrap.sv
  • axi_riscv_atomics/src/axi_riscv_lrsc.sv
  • axi_riscv_atomics/src/axi_riscv_lrsc_wrap.sv
  • axi_mem_if/src/axi2mem.sv
corev_apu/riscv-dbg/
  • src/dm_pkg.sv
  • src/dm_csrs.sv
  • src/dmi_cdc.sv
  • src/dmi_jtag.sv
  • src/dmi_jtag_tap.sv
  • src/dm_mem.sv
  • src/dm_sba.sv
  • src/dm_top.sv
  • debug_rom/debug_rom.sv
corev_apu/rv_plic/rtl/
  • rv_plic_target.sv
  • rv_plic_gateway.sv
  • plic_regmap.sv
  • plic_top.sv
vendor/pulp-platform/axi/src/
  • axi_multicut.sv
  • axi_cut.sv
  • axi_join.sv
  • axi_delayer.sv
  • axi_to_axi_lite.sv
  • axi_id_prepend.sv
  • axi_atop_filter.sv
  • axi_err_slv.sv
  • axi_mux.sv
  • axi_demux.sv
  • axi_xbar.sv
vendor/pulp-platform/common_cells/src/
  • rstgen_bypass.sv
  • rstgen.sv
  • addr_decode.sv
  • stream_register.sv
  • cdc_2phase.sv
  • spill_register_flushable.sv
  • spill_register.sv
  • deprecated/fifo_v1.sv
  • deprecated/fifo_v2.sv
  • stream_delay.sv
  • lfsr_16bit.sv
vendor/pulp-platform/tech_cells_generic/src/
  • deprecated/cluster_clk_cells.sv
  • deprecated/pulp_clk_cells.sv
  • rtl/tc_clk.sv

编译标志

  • CFLAGS:

    -I/include \
-I/include \
-I/home/cva6/tools/verilator-v5.008/share/verilator/include/vltstd \
-I/home/RISCV_TOOLS/include \
-I/home/cva6/tools/spike/include -std=c++17 \
-I/home/cva6/corev_apu/tb/dpi -O3 -DVL_DEBUG \
-I/home/cva6/tools/spike

  • LDFLAGS:

    -L/home/RISCV_TOOLS/lib \
-L/home/cva6/tools/spike/lib \
-Wl,-rpath,/home/RISCV_TOOLS/lib \
-Wl,-rpath,/home/cva6/tools/spike/lib \
-lfesvr -lriscv -ldisasm -lyaml-cpp -lpthread

包含目录

  • include:
    +incdir+/home/cva6/vendor/pulp-platform/common_cells/include/ \
+incdir+/home/cva6/vendor/pulp-platform/axi/include/ \
+incdir+/home/cva6/corev_apu/register_interface/include/ \
+incdir+/home/cva6/corev_apu/tb/common/ \
+incdir+/home/cva6/vendor/pulp-platform/axi/include/ \
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_agents/uvma_rvfi/ \
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_components/uvmc_rvfi_reference_model/ \
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_components/uvmc_rvfi_scoreboard/ \
+incdir+/home/cva6/verif/core-v-verif/lib/uvm_agents/uvma_core_cntrl/ \
+incdir+/home/cva6/verif/tb/core/ \
+incdir+/home/cva6/core/include/ \
+incdir+/home/cva6/tools/spike/include/disasm/

其他参数

  • unroll count:

    --unroll-count 256

  • warnings:

    -Wall \
-Werror-PINMISSING \
-Werror-IMPLICIT \
-Wno-fatal \
-Wno-PINCONNECTEMPTY \
-Wno-ASSIGNDLY \
-Wno-DECLFILENAME \
-Wno-UNUSED \
-Wno-UNOPTFLAT \
-Wno-BLKANDNBLK \
-Wno-style

  • defines:

    -DPRELOAD=1

  • top module:

    --top-module ariane_testharness

  • threads DPI:

    --threads-dpi none

  • Mdir:

    --Mdir work-ver

  • optimization level:

    -O3

  • executables:

    --exe corev_apu/tb/ariane_tb.cpp \
     corev_apu/tb/dpi/SimDTM.cc \
core-v-verif系列之cv32e40p UVM环境介绍＜18＞
探索未知，成就非凡
04-12 997
是一个 SystemVerilog 文件，其主要功能是作为 CV32E40P RTL（寄存器传输级）设计的封装模块，用于测试平台（TB）环境。该文件对 CV32E40P 核心、内存以及一些虚拟外设进行封装，并且处理了这些组件之间的信号连接。FPU = 0,参数部分：定义了一系列参数，这些参数有的与 CV32E40P 核心的配置相关（如PULP_XPULPFPU等），有的则是供测试平台组件使用（如等）。端口部分。
risc-v core通用验证内容
探索未知，成就非凡
03-04 794
RISC-V 核心的验证需覆盖从模块到系统、从功能到安全的多个维度，通常需要结合动态仿真、形式化方法、硬件原型和实际流片测试。验证的完备性直接决定芯片的可靠性和市场竞争力。
探秘Core-V Verif：开源RISC-V验证框架的创新实践
gitblog_00047的博客
04-27 416
探秘Core-V Verif：开源RISC-V验证框架的创新实践 core-v-verif Functional verification project for the CORE-V family of RISC-V cores. 项目地址: https://g...
CORE-V-VERIF 项目推荐
gitblog_00789的博客
12-27 264
CORE-V-VERIF 项目推荐 core-v-verif Functional verification project for the CORE-V family of RISC-V cores. 项目地址: https:/...
CPU设计——CPU核解析——cv32e40p
知识，既贵，又便宜。
12-20 2741
详细文档参考链接：https://core-v-docs-verif-strat.readthedocs.io/projects/cv32e40p_um/en/latest/pipeline.html 本文图片均归摘自OpenHW相关文档。 1. CPU核概述 2. 流水线结构 1 取指 在总线空闲的情况下，每个时钟周期可以从Icache或指令存储器预取一个指令 取指阶段可以对指令进行预译码 预取指部件 获取指令，并进行缓存 预取指部件包含预取指器和一个四端口的FIFO 2 译码 对
core-v-verif系列之cva6 verilator Model编译
探索未知，成就非凡
03-25 409
Makefile 路径/cva6/Makefile。
core-v-verif系列之lib＜62＞
探索未知，成就非凡
05-13 827
封装所有子组件构建验证环境结构连接各组件接口提供完整的OBI接口驱动和监控能力代码介绍：定义OBI内存代理类继承关系：继承自UVM基础代理类特点：包含完整的验证组件集合参数说明driver：驱动组件monitor：监控组件sequencer：序列发生器代码分析获取配置对象获取上下文对象检索虚拟接口创建子组件完整的验证环境架构灵活的配置机制标准化的UVM实现可扩展的设计结构。
core-v-verif系列之lib＜63＞
探索未知，成就非凡
05-13 773
将监控事务数据写入磁盘支持文本和JSON两种格式根据协议版本动态调整输出格式作为验证环境的调试辅助组件代码介绍：定义OBI监控事务日志记录类继承关系：继承自参数化基础日志记录类特点：支持协议特定字段记录参数说明1p1格式：基础协议字段1p2格式：扩展协议字段"R" : "W",t.address,t.be,代码分析格式化时间戳记录操作类型(R/W)输出地址和数据根据协议版本扩展字段灵活的多格式支持协议版本自适应清晰的输出格式。
Openpiton RISC-V处理器学习笔记（2 仿真测试）
weixin_45144013的博客
03-09 861
笔者从芯王国虚拟机开始搭建PrincetonUniversity开发的开源64位RISC-V处理器Openpiton仿真环境，本文为仿真测试过程。
R1-070674_LTE_verif_framework.doc
11-09
R1-070674_LTE_verif_framework.doc
KR21-epist-prog-verif: Haskell认知程序验证入门指南
标题“KR21-epist-prog-verif”暗示了文档内容与“认知程序验证者”有关，而描述则提供了关于安装和使用Haskell环境的具体步骤。在IT和编程领域，Haskell是一种纯函数式编程语言，以其高级抽象能力和强大的类型系统...
FORCE-RISCV：RISC-V处理器验证的强大工具
gitblog_00450的博客
10-10 1297
FORCE-RISCV：RISC-V处理器验证的强大工具 force-riscv Instruction Set Generator initially contributed by Futurewei 项目地址: https:/...
RISC_V GPU skybox 系列 core 模块之 VX_issue_slice.sv
探索未知，成就非凡
03-18 541
() (`endif输入clk: 时钟信号。reset: 复位信号。decode_if: 解码接口。: 写回接口。: 分发接口数组，数量为执行单元数(输出issue_perf: 性能计数器（仅在定义时）。这段代码实现了一个指令发射单元，负责处理指令发射过程中的多个阶段。它通过实例化指令缓冲、记分牌、操作数和指令分发模块，并在时钟周期内协调它们的工作，实现了指令的发射和执行。代码还包含了调试和跟踪功能，便于在开发和测试过程中进行调试和数据采集。
CV32E40P RISC-V CPU 开源项目教程
gitblog_00211的博客
10-10 674
CV32E40P RISC-V CPU 开源项目教程 cv32e40p CV32E40P is an in-order 4-stage RISC-V RV32IMFCXpulp CPU based on RI5CY from PULP-Platform ...
【AI绘画领域】Craiyon：简化操作与高效生成的大众创意绘画工具综述
最新发布
05-18
内容概要：本文介绍了AI绘画工具Craiyon，它由Google和Hugging Face研究人员开发，是DALL-E mini的后续版本。Craiyon以其简便的操作、强大的创意激发能力和快速生成图像的特点受到欢迎。用户只需简单输入文字描述，Craiyon即可生成图像，极大地降低了绘画门槛。文章还探讨了Craiyon面临的挑战，包括版权争议、图像质量提升空间和艺术本质的讨论。最后，展望了Craiyon在教育、商业等领域的应用前景，强调其在未来创意和科技融合中的重要性。 适合人群：适合所有对AI绘画感兴趣的用户，尤其是零基础的艺术爱好者、设计师以及需要快速生成创意图像的专业人士。 使用场景及目标：①帮助设计师突破创意瓶颈，快速生成设计草图；②为普通用户提供实现梦想可视化的途径；③在教育领域辅助创意启发课程，提升学生创造力和跨学科学习能力；④在商业领域加快广告设计、游戏开发等项目的创意构思和制作进程。 其他说明：尽管Craiyon存在版权争议、图像质量有待提高等问题，但其简便易用的特点使其成为初学者和创意爱好者的理想选择。未来，随着技术的进步，Craiyon有望克服现有挑战，为用户提供更高质量的服务。
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