allegro入门笔记-PCB板框的绘制与封装的对应

    接着上讲笔记来谈，当我们绘制完毕元器件对应封装封装时候，下一步就是将我们之前完成原理图部分的网表导入（file/import/logic，导入路径为CIS工具所生成网表，一般情况下在其工作目录的Allegro文件夹下，其中主要包含三个pst~.dat文件）到Allegro中，此时Allegro中仅仅包含各字符串所代表的元器件之间的逻辑关系，所以我们需要在setup/UPE/paths/library中的devpath，padpath和psmpath三项添加路径到我们自定义的封装库目录。这里需要注意的是，如果只有dra文件和psm文件，或者PCB封装与原理示意图管脚不对应，都是有可能导入失败的。

    1、添加板框，add/line选中Board Geometry的outline项，根据实际要求输入各坐标，确定板框大小，此处可以选择manufacture/drafting/fillet来使板框的四个边角变圆滑；

    2、设置keepin区域，setup/Areas/route keepin项来确定禁止布线区，接下来利用edit/z-copy命令，选中option中Package Geometry中package keepin，可选项向内或者向外伸缩单位长度，然后点击之前设置好的route keepin区域，则可以实现区域的拷贝。

    3、安装