LT2320从硬件设计到代码开发-----一文搞定

• 概述

该调试过程使用两片LTC2320-16芯片在1M采样率下完成对12通道AD采集，FPGA型号采用xc7vx485tffg1927-1。

• LTC2320芯片调试过程及注意事项

1. 芯片工作原理

该ADC芯片共具备CMOS/LVDS(单端/差分)、SDR/DDR（单沿/双沿）两种工作模式，不同模式对应逻辑差别不大，以LVDS、SDR、内参考模式为例展开介绍，该芯片LVDS模式下对应框图如下所示：

其中，所有的模拟输入/输出，时钟输入/输出都为差分走线。

1. 硬件设计

参考原理图设计如下图所示：

其中需要注意以下几点

a)、前端用于产生CNV信号的D触发器其工作电平应与LTC2320芯片OVDD电平一致，其产生的高低电平符合ADC要求的高/低电平要求；

b)、ADC芯片的SCK时钟输入被用作ADC发送数据（每个时钟下降沿发送一个数据），需要保证ADC完成数据采集和转换后再发送数据，因此该时钟需要随时打开或者关闭，一般时钟芯片无法满足该需求，建议该时钟由FPGA给出；

c)、多块ADC同时工作时，建议多块ADC的SCK走线做等长，方便代码设计及ADC调相。

1. 调试代码设计

该ADC工作时序逻辑如下图所示：

其中当CNV信号的上升沿来到时，ADC开始采样，高电平稳定保持时间最少30ns；当CNV信号的下降沿来到时，ADC开始模数转换，转换时间最少450ns；然后FPGA输出SCK时钟开始每个下降沿发送一个数据，其通道数据拼接如上图所示。

注意事项：

1、手册要求CNV的高电平保持时间最小30ns，该时间为CNV信号稳定后的最短时间，上板测试发现实际的CNV信号再上升/下降沿处会产生上下脉冲抖动，建议程序设置100ns左右；

2、手册要求转换时间最小450ns，如上原因，转换时间建议设置为500ns左右；

3、LVDS模式下，SCK时钟最大频率为300M，最小频率接近100M，最大频率为手册要求如下图所示，最小频率：ADC完成所有通道的数据采集需要完整的32个时钟周期发送数据，SCK频率越小，该时间将越长，在一个采样率下额外需要100ns的采样时间+500ns的转换时间，1M的采样率计算下来最小时钟周期接近（小于）100M；

4、数据采样后，将以1M频率刷新，可利用FIFO缓存够16384个数据后使用快速的时钟输出，方便进行指标测试。

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