逻辑器件
桌上的墨水
搬砖也是艺术,用一种微不足道的力量去让世界更美好
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xilinx -- 逻辑单元CLB、Slice、LUT
今晚开始重看下器件的东东-Xilinx 7系列---CLB/LUTXilinx器件的基本逻辑单元是slice。简单来说两个slice组成一个CLB。CLB的资源又可概括为LUT/FF/PI(互联)。其结构如下图1-1: 1)CLB(ConfigurableLogic Block)------含2个Slice 或1个Slice和1个slicem,2)每个Slice----原创 2017-11-30 00:26:49 · 16377 阅读 · 0 评论 -
ug472--xilinx 时钟资源学习总结(2):时钟布局资源
输入时钟路径规则:Clock-capable input > BUFG > global clock tree Clock-capable input > BUFH > horizontal clock line Clock-capable input > CMT > BUFG > global clock tree Clock-capable input > CMT转载 2017-12-08 23:54:24 · 1236 阅读 · 0 评论 -
xilinx 乘法器
乘法器DSPVirtexII 系列提供有专门的乘法器结构 18bitsx 18bits VirtexII 的乘法器资源分布图与Block RAM 的分布图一样 每个乘法器块紧靠着Block RAM 共用4个 开关矩阵。 有个大侠已经分析DSP应用很详细,可详见 http://blog.csdn.net/yuan1164345228/article/d原创 2017-11-30 23:55:01 · 4512 阅读 · 0 评论 -
2017-12-04 Xilinx U471-IOB文档学习&总结(2):io primitives
具体可参考xilix ug471的34-104io primitivesIBUF (input buffer)IBUFG (clock input buffer)IOBUF (bidirectional buffer)OBUF (output buffer)OBUFT (3-state output buffer)IBUFand IBUFG原创 2017-12-05 00:16:09 · 572 阅读 · 0 评论 -
2017-12-05 Xilinx U471-IOB文档学习&总结(3):ILOGIC/OLOGIC Resources
ILOGIC: iddr的使用和input delayOLOGIC :oddr的使用和outputdelay详细使用可参考xilinx ug471,也可以查看此文章介绍:http://xilinx.eetrend.com/blog/1949转载 2017-12-06 00:29:29 · 1096 阅读 · 0 评论 -
2017-12-06 Xilinx U471-IOB文档学习&总结(4)Advanced SelectIO Logic Resources
xilinx的高级IO逻辑资源是讲高速的IO的基础:1) 串并/并串转换2) IO端口专属FIFO:IO_FIFO用作IOLOGIC与外部器件连接的扩展部分(如:ISERDES/IDDR/OSERDES/ODDR),IO_FIFO也能作为额外的FIFO资源。串并转换(ISERDESE2):Dedicateddeserializer/serial-to-parallel co原创 2017-12-06 23:15:14 · 617 阅读 · 0 评论 -
ug472--xilinx 时钟资源学习总结(1)
1207 – clock resource 时钟架构:专用全局和局部IO 和时钟资源,时钟管理块clock management tiles(CMT):提供时钟频率分析,歪斜和抖动过滤功能。全局时钟树能为器件的交叉元素提供同步时钟。IO和局部时钟树,可以覆盖3个列邻近时钟区域。CMT含混合模式的时钟管理(mixed-mode clockmanager ,MMCM)和1个PL原创 2017-12-07 23:28:44 · 1181 阅读 · 1 评论