LPDDR4x 的 学习总结（2） - SDRAM array结构浅识

     本节重点介绍DRAM的基本array存储结构。

1966年，罗伯特·登纳德在IBM发明了DRAM，它的工作原理与其他类型的内存大不相同。DRAM中的基本存储单元由两个元件组成:晶体管和电容器。

• MOSFET(场效应管）是作为切换（选择）开关
• 电容存储数据/传输设备的bit位信息

Cell的电容上的电荷水平决定了该特定位是逻辑上的“1”还是“0”-电容中电荷的存在表示逻辑上的“1”，电荷的缺失表示逻辑上的“0”。

当需要在存储器中放入比特时，晶体管用来对电容器进行充放电。充电电容代表逻辑高电平，即“1”，而放电电容代表逻辑低电平，即“0”。充电/放电通过字行和位行完成，如图1所示。因为漏电流的存在，DRAM单元必须refresh（自刷新），而且功耗要比SRAM大。

早期的DRAM的基本结构是3T1C(3transistor,1capacitor)。使用3个晶体管作为开关： 优点是读操作不会破坏cell的信息。当读取cell电容的位信息时，不会影响电容的电荷，从而读后不需要对cell进行precharge。但1T1C比3T1C结构面积节省很多，现代DRAM还是常用1T1C.

1. 读写操作的方式：2种line

每个DRAM cell 都要有字线(WL)和位线(BL),连接如图1所示，以便矩阵中所需的cell单元可以读取或写入数据。

为了提高读写能力和速度，可以将整个DRAM拆分为子阵列。多个子阵列的存在缩短了WL和BL，减少了访问单个Cell的时间。例如一个256M DRAM, 可以被分割成16个较小的16M阵列Array。

WL(world line) 控制选通(MOSFET的门极），而BL(bit line)连接MOSFET的漏极，并最终连接到感测放大器(sense amplifiers)。

从逻辑上简单理解：WL 是选通该行; BL 是把该列的bit 存储成“1”或者“0 ”的数据。

 

图1 - 位信息的存储方式:电容上有无电荷