桌上的墨水-CSDN博客

原创 LPDDR4x 的学习总结（4） - SDRAM chip的组织结构

基于cell组合起来的DRAM组织结构

2023-03-05 16:04:25 948 1

原创 LPDDR4x 的学习总结（3） - SDRAM基本功能

介绍array周边的电路,对DDR的基本读写操作的相关功能模块的理解。即通过哪些模块可以实现对ddr的基本读写

2023-03-05 15:56:43 882

原创 LPDDR4x 的学习总结（2） - SDRAM array结构浅识

在进行一次读取操作的过程中，Access Transistor 导通后，由于 Bitline 和 Storage Capacitor 端的电压不一致，会导致 Storage Capacitor 中存储的电荷量被改变。它主要的功能就是将 Storage Capacitor 存储的信息转换为逻辑 1 或者 0 所对应的电压，并且呈现到 Bitline 上。Cell的电容上的电荷水平决定了该特定位是逻辑上的“1”还是“0”-电容中电荷的存在表示逻辑上的“1”，电荷的缺失表示逻辑上的“0”。

2023-03-05 15:06:35 875

原创 LPDDR4x 的学习总结(1) - 存储体的浅识

DDR的运行电压（工作电压）相比DDR的标准电压要低，从第一代LPDDR到如今的LPDDR4，每一代LPDDR都使内部读取大小和外部传输速度加倍。而DDR4最重要的使命是提高频率和带宽，每个针脚都可以提供2Gbps（256MB/s）的带宽，拥有高达4266MT/s的频率，内存容量最大可达到128GB，运行电压正常可降至1.1V~1.2V。主要是价格和容量，决定了 DDR 在市场的应用定位。比LPDDR4的电压更低,把电压降低50%，电压从1.1V降低到0.61V。，频率更高、电压更低的同时卻也。

2023-03-05 15:02:27 1685

转载 ug472--xilinx 时钟资源学习总结（2）:时钟布局资源

输入时钟路径规则：Clock-capable input > BUFG > global clock tree Clock-capable input > BUFH > horizontal clock line Clock-capable input > CMT > BUFG > global clock tree Clock-capable input > CMT

2017-12-08 23:54:24 1230

原创 ug472--xilinx 时钟资源学习总结（1）

1207 – clock resource 时钟架构：专用全局和局部IO 和时钟资源，时钟管理块clock management tiles(CMT)：提供时钟频率分析，歪斜和抖动过滤功能。全局时钟树能为器件的交叉元素提供同步时钟。IO和局部时钟树，可以覆盖3个列邻近时钟区域。CMT含混合模式的时钟管理（mixed-mode clockmanager ,MMCM）和1个PL

2017-12-07 23:28:44 1177 1

原创 2017-12-06 Xilinx U471-IOB文档学习&总结（4）Advanced SelectIO Logic Resources

xilinx的高级IO逻辑资源是讲高速的IO的基础：1）串并/并串转换2） IO端口专属FIFO：IO_FIFO用作IOLOGIC与外部器件连接的扩展部分（如：ISERDES/IDDR/OSERDES/ODDR），IO_FIFO也能作为额外的FIFO资源。串并转换(ISERDESE2)：Dedicateddeserializer/serial-to-parallel co

2017-12-06 23:15:14 609

转载 2017-12-05 Xilinx U471-IOB文档学习&总结（3）：ILOGIC/OLOGIC Resources

ILOGIC: iddr的使用和input delayOLOGIC :oddr的使用和outputdelay详细使用可参考xilinx ug471，也可以查看此文章介绍：http://xilinx.eetrend.com/blog/1949

2017-12-06 00:29:29 1092

原创 2017-12-04 Xilinx U471-IOB文档学习&总结（2）：io primitives

具体可参考xilix ug471的34-104io primitivesIBUF (input buffer)IBUFG (clock input buffer)IOBUF (bidirectional buffer)OBUF (output buffer)OBUFT (3-state output buffer)IBUFand IBUFG

2017-12-05 00:16:09 565

原创 2017-12-03 Xilinx U471-IOB文档学习&总结（1）：

分为3部分：1）O驱动& I接收器;2）寄存器&DDR&input/outputdelay 3）serdes IOBnak 可以分为HP（高性能high performance）和HR（high range宽电压范围）两种： IO引脚的供电电压：Vcco:主电压,IO标准的电压Vref:差分输入buf要求输入的参考电压，第二功能的参考电压Vccaux:全局辅助电压

2017-12-03 23:58:17 803

转载 xilinx--IOB(2)

一般的IOB 都包含：存储单元， I/Obuf ，输入延时线DELAY；存储单元：包括输入寄存输出寄存三态输出控制线的寄存输入输出三态控制线也可以不经过寄存直接通过I/O buf输入输出IOB 中提供5中I/O Buf ：输入buf IBUF ，输出buf OBUF ，三态输出buf OBUFT ，双向buf IOBUF，全局时钟输入buf IBUFG

2017-12-03 00:11:02 1182

原创 xilinx--IOB（1）

从下面的FPGA结构看，基本可以分成5大块，CLB/IOB/DCM/DSP/Block_RAMhttps://china.xilinx.com/support/documentation/white_papers/wp375_HPC_Using_FPGAs.pdf在xilinx可看到7系列的FPGA的多个模块的介绍，其中IOB（Input/OutputBlo

2017-12-02 00:25:53 2363

原创 xilinx 乘法器

乘法器DSPVirtexII 系列提供有专门的乘法器结构 18bitsx 18bits VirtexII 的乘法器资源分布图与Block RAM 的分布图一样每个乘法器块紧靠着Block RAM 共用4个开关矩阵。有个大侠已经分析DSP应用很详细，可详见 http://blog.csdn.net/yuan1164345228/article/d

2017-11-30 23:55:01 4507

原创 xilinx -- 逻辑单元CLB、Slice、LUT

今晚开始重看下器件的东东-Xilinx 7系列---CLB/LUTXilinx器件的基本逻辑单元是slice。简单来说两个slice组成一个CLB。CLB的资源又可概括为LUT/FF/PI（互联）。其结构如下图1-1： 1）CLB(ConfigurableLogic Block)------含2个Slice 或1个Slice和1个slicem,2）每个Slice----

2017-11-30 00:26:49 16321

原创 uvm学习总结（1）--激励

常用的uvm验证结构 1）激励（事物transaction）产生过程分析要产生一个transaction，要分成四步，第一步就是实例化，第二步就是调用start_item，第三步就是执行randomize过程，第四步就是调用finish_item。由于是牵扯到sequencer和driver的通信，因此这里就有一个主动和被动

2017-11-28 23:23:16 2472

原创 FPGA基础-异步复位，同步释放

每日一句话总结：考虑时钟和复位的相位关系，以免造成亚问题。一般是异步复位，同步释放。网络上有很多很好的资源，我就不重复写了，看看别的大侠写的what,why,howhttp://bbs.elecfans.com/jishu_207232_1_1.htmlhttp://blog.csdn.net/lg2lh/article/details/8488224

2017-11-28 23:00:36 207