UVM学习整理——UVM通信（sequence）

目录

五、sequence

5.1sequence的执行流程

5.2sequence的启动方式——start()/default_sequence

5.3sequence生产数据——body()

系列宏`uvm_do()：

5.4sequence的仲裁机制

5.4.1优先级设置

5.4.2特殊操作

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五、sequence

        UVM的sequence机制最大的作用就是将test case和testbench分离开来。 对一个项目而言，testbench是相对稳定的框架，而针对各个module要有不同的测试内容，所以具体的test case 的差异非常大。在UVM中， test和sequence类总是成对出现，实现了testbench和具体的test case的结合。test类中可以针对具体的测试内容对testbench做一些差异化配置，在sequence类中则是实现test case的具体细节。

5.1sequence的执行流程

        uvm_sequence_item（包装数据）：只能对数据进行封装，不存在自动执行的函数；

        uvm_sequence（生产数据）：具有可自动执行的函数，可通过body（）函数进行可执行操作，产生数据激励；

        uvm_sequencer（发送数据）：将数据发送给driver；

        sequence item是每一次driver与DUT互动的最小粒度内容，在sequence与driver之间起到桥梁作用的是sequencer，sequencer与driver均是component组件，它们之间的通信也是通过TLM端口实现的。UVM序列的连接传送如下图所示：

        1.sequence对象自身会产生目标数量的sequence item对象。借助于SV的随机化和sequence item对随机化的支持，使得产生的每个sequence item对象中的数据内容都不相同。

        2.产生的sequence item会经过sequencer再流向driver。

        3.driver得到了每一个sequence item，经过数据解析，再将数据按照与DUT的物理接口协议写入到接口上，对DUT形成有效激励。

        4.必要时，driver每次解析消化完一个sequence item，会将最后的状态信息同