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数字集成电路
llxxyy507
这个作者很懒,什么都没留下…
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并行数据流转化为一种特殊串行数据流模块的设计
设计两个可综合的电路模块:第一个模块(M1)接受四位并行数据,并将其转化为简化I2C传输格式。sclk为输入主钟,data[3:0]为输入的四位数据,ack为请求发送数据信号(请求后才有数据发送到data[3:0]),数据流用scl和sda两条线传输。第二个模块(M2)接收以简化I2C协议通过scl和sda传输来的数据,并转化为相应16条信号线上的高电平,若数据为1,则第一条线路为高...原创 2018-07-14 21:14:38 · 2636 阅读 · 1 评论 -
“101101”序列检测器Verilog设计实例与VCS仿真(mealy型和moore型)
本文设计了一个“101101”序列检测器,分别采用mealy型状态机和moore型状态机进行了设计。Moore型状态机:输出只由当前状态决定,即次态=f(现状,输入),输出=f(现状);Mealy型状态机:输出不但与当前状态有关,还与当前输入值有关,即次态=f(现状,输入),输出=f(现状,输入);本文引用自:https://blog.csdn.net/llxxyy507/...原创 2018-11-09 10:34:41 · 18931 阅读 · 6 评论 -
有限状态机(FSM)写法的个人总结(一段式,二段式,三段式),附实例代码
状态机描述时关键是要描述清楚几个状态机的要素,即如何进行状态转移,每个状态的输出是什么,状态转移的条件等。具体描述时方法各种各样,最常见的有三种描述方式: (1)一段式:整个状态机写到一个always模块里面,在该模块中既描述状态转移,又描述状态的输入和输出; (2)二段式:用两个always模块来描述状态机,其中一个always模块采用同步时序描述状态转移;另...原创 2018-10-08 16:44:11 · 5719 阅读 · 0 评论 -
Verilog 多路选择器(MUX),锁存器(Latch)推荐写法
Veriog中二选一MUX推荐写法:always @(a, b, sel) if (sel == 1'b1) z = a; else z = b; MUX为组合逻辑,用always来描述的时候,敏感变量列表中要包含在块中出现的所有变量,如上面代码中的 “ a,b,sel ”,如果不包含 sel ,则代表了一个抽象意义上的锁存器,它锁存的是选择...原创 2018-09-22 14:32:46 · 15476 阅读 · 0 评论 -
Verilog 参数化位宽转换设计实例
本设计包含一个位宽转换单元(如:将输入的4位的数据转换为8位数据输出),一个向上计数器模块,一个top层,一个testbench。全部采用参数化设计。 位宽转换单元converter.v代码如下: 本文引用自:https://blog.csdn.net/llxxyy507/article/details/82790808module converter #(para...原创 2018-09-20 17:50:00 · 14300 阅读 · 0 评论 -
Verilog 变量位扩展
My32bits = `bz; <=> My32bits = 32'bz...z My32bits = `bx; <=> My32bits = 32'bx...x My32bits = `b0; <=> My32bits = 32'b0...0 My32bits = `b1; <=> My32bits = 32'b0....原创 2018-09-20 10:49:12 · 5440 阅读 · 0 评论 -
锁存器(latch),触发器(flip-flop),寄存器(register)
锁存器(Latch):锁存器是电平触发的存储单元,数据存储的动作(状态转换)取决于输入时钟(或者使能)信号的电平值,即当锁存器处于使能状态时,输出才会随着数据输入发生变化。典型结构:SR-Latch 触发器(Flip-Flop):触发器是边沿敏感的存储单元,数据存储的动作(状态转换)由某一信号的上升或者下降沿进行同步的(限制存储单元状态转换在一个很短的时间内) 。(...原创 2018-09-03 16:33:49 · 3401 阅读 · 0 评论 -
Verilog操作符(逻辑操作符,位操作符,递减操作符Reduction Operators),异或运算
1,Verilog逻辑操作符 逻辑操作符 功能 A与B的运算 C与D的运算 && 逻辑与 A&&B= 0 C&&D= 1 | | 逻辑或 ...原创 2018-08-30 16:44:20 · 14504 阅读 · 1 评论 -
Verilog例化(调用)模块注意事项
在verilog中调用模块主要有两种写法:1,第一种需要将模块变量与所调用的模块的端口顺序摆放一致。本文引用自https://blog.csdn.net/llxxyy507/article/details/81047723 一个简单的全加器模块描述如下:module adder(a,b,cin,s,cout); input a,b,cin; output cou...原创 2018-07-14 22:02:36 · 62802 阅读 · 3 评论 -
Verilog Assertions
目前在看SystemVerilog Assertions的书,里面将Verilog写的Assertion和SVA做了比较,对于里面的 @(posedge clk) 之类的语句究竟是在什么时刻响应有点迷糊,所以自己写了一点做了点尝试。 写了个简单的波形,如下: 然后写了个简单的verliog assertion : 运行后打印的信...原创 2019-07-13 21:50:00 · 569 阅读 · 0 评论