“101101”序列检测器Verilog设计实例与VCS仿真（mealy型和moore型）

最新推荐文章于 2024-09-26 18:00:02 发布
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分类专栏： 数字集成电路 文章标签： “101101”序列检测器 mealy moore verilog vcs
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本文链接：https://blog.csdn.net/llxxyy507/article/details/83751999
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        本文设计了一个“101101”序列检测器，分别采用mealy型状态机和moore型状态机进行了设计。

Moore型状态机：输出只由当前状态决定，即次态=f(现状，输入)，输出=f（现状）；
Mealy型状态机：输出不但与当前状态有关，还与当前输入值有关，即次态=f(现状，输入)，输出=f（现状，输入）；

本文引用自：https://blog.csdn.net/llxxyy507/article/details/83751999

Mealy型状态机设计

        “101101”序列检测器的状态输出表如下：

                              

       左边的表为mealy型的状态输出表，但含有冗余状态，从右边的表的灰色部分可以看出，这几个状态可以合并为一个状态，从而完成状态化简。

       

        化简后的状态输出表如上表所示，对6个状态分别进行命名。然后根据状态输出表可以写出“101101”序列检测器的的HDL代码（verilog）。也可以再画出状态图然后在写HDL代码。

module seq_detector_mealy #(parameter IDLE   =  6'b00_0001,
		                              S1     =  6'b00_0010,
                                      S10    =  6'b00_0100,
                                      S101   =  6'b00_1000,
                                      S1011  =  6'b01_0000,
                                      S10110 =  6'b10_0000)
      (
       input   clk,
       input   rst_n,
       input   seq,
       output reg out
       );

reg [5:0] state;


always @(posedge clk ,negedge rst_n)
   if ( !rst_n ) begin
         state <= IDLE;
         out     <= 0;
         end

   else 
   case (state)
   IDLE : if (seq == 0) begin
               state  <= IDLE;
               out      <= 0;
               end
         else begin
               state <= S1;
               out     <= 0;
               end

   S1   : if (seq == 0) begin
               state  <= S10;
               out      <= 0;
               end
         else begin
               state <= S1;
               out     <= 0;
               end

   S10  : if (seq == 0) begin
               state  <= IDLE;
               out      <= 0;
               end
         else begin
               state <= S101;
               out     <= 0;
               end

   S101  : if (seq == 0) begin
               state  <= S10;
               out      <= 0;
               end
         else begin
               state <= S1011;
               out     <= 0;
               end

   S1011 : if (seq == 0) begin
               state  <= S10110;
               out      <= 0;
               end
         else begin
               state <= S1;
               out     <= 0;
               end

   S10110 : if (seq == 0) begin
               state  <= IDLE;
               out      <= 0;
               end
         else begin
               state <= IDLE;
               out     <= 1;
               end
   default : begin
               state <= IDLE;
               out     <= 0;
             end
  endcase
endmodule

timescale.v与testbench.v如下：

`timescale  1ns/1ns
`define  halfperiod  20

module t;

reg  clk;
reg  rst_n;
reg  [31:0] data;
reg  seq;

wire out;

initial  begin
  clk     = 0;
  rst_n   = 1;
  data = 32'b1010_1100_1011_0101_1010_1001_1011_0011;
  #5 rst_n = 0;
  #16 rst_n = 1;
  #(`halfperiod * 100) $finish;
 end

always  #(`halfperiod)  clk = ~clk;

always @(posedge clk)
   #2  data <= {data[30:0],data[31]};

assign  seq = data[31];

seq_detector_mealy  U(.clk(clk), .rst_n(rst_n), .seq(seq), .out(out) );

initial  begin
 $vcdpluson;
end

endmodule

采用VCS进行仿真，结果如下：

由上图的结果可以看出，mealy型状态机当检测到“101101”序列时，立马输出一个“1”。

Moore型状态机设计

        状态输出表如下：

                               

      左边表为初始状态输出表，右边灰色区域表示可以合并的冗余状态。状态合并并进行状态命名后的表如下：

         

    根据状态输出表写出的HDL（verilog）代码如下，也可以画出状态输出图再写verilog代码。

module seq_detector_moore #(parameter IDLE    = 7'b000_0001,
                                      S1      = 7'b000_0010,
                                      S10     = 7'b000_0100,
                                      S101    = 7'b000_1000,
                                      S1011   = 7'b001_0000,
                                      S10110  = 7'b010_0000,
                                      S101101 = 7'b100_0000)
         (input   clk,
          input   rst_n,
          input   seq,
          output reg out
          );

reg [6:0] state;

always @(posedge clk, negedge rst_n)
      if (!rst_n) begin
           state <= IDLE;
           out   <= 0;
         end 
      else
       case (state)
       IDLE     : begin
                     if(seq == 0)  
                       state <= IDLE;  
                     else 
                       state <= S1;
                   out <= 0;
                  end
                      
       S1     : begin
                     if(seq == 0)  
                       state <= S10;  
                     else 
                       state <= S1;
                   out <= 0;
                  end
                      
       S10     : begin
                     if(seq == 0)  
                       state <= IDLE;  
                     else 
                       state <= S101;
                   out <= 0;
                  end
                      
       S101     : begin
                     if(seq == 0)  
                       state <= S10;  
                     else 
                       state <= S1011;
                   out <= 0;
                  end
                      
       S1011     : begin
                     if(seq == 0)  
                       state <= S10110;  
                     else 
                       state <= S1;
                   out <= 0;
                  end
                      
       S10110     : begin
                     if(seq == 0)  
                       state <= IDLE;  
                     else 
                       state <= S101101;
                   out <= 0;
                  end
                      
       S101101     : begin
                     if(seq == 0)  
                       state <= IDLE;  
                     else 
                       state <= S1;
                   out <= 1;
                  end
                      
       default     : begin
                       state <= IDLE;  
                       out <= 0;
                     end
      endcase
endmodule

timescale.v与testbench.v如下：

`timescale 1ns/1ns
`define  halfperiod  20

module t;

reg  clk;
reg  rst_n;
reg  [31:0] data;
reg  seq;

wire out;

initial  begin
  clk     = 0;
  rst_n   = 1;
  data = 32'b1010_1100_1011_0101_1010_1001_1011_0011;
  #5 rst_n = 0;
  #16 rst_n = 1;
  #(`halfperiod * 100) $finish;
 end

always  #(`halfperiod)  clk = ~clk;

always @(posedge clk)
   #2  data <= {data[30:0],data[31]};

assign  seq = data[31];

seq_detector_moore  U(.clk(clk), .rst_n(rst_n), .seq(seq), .out(out) );

initial  begin
 $vcdpluson;
end

endmodule

采用VCS进行仿真，结果如下：

由仿真结果可以看出，当检测到“101101”序列后，moore型状态机没有立刻输出“1”，而是在下一个周期输出“1”。

llxxyy507
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序列检测器（1110010）
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Verilog实现Moore型与Mealy型序列检测器设计
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使用Moore状态机和Mealy状态机设计序列检测器 I
qq_34895681的博客
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有限状态机（FSM）是时序电路设计中经常用到的一种方式，尤其适用于设计数字系统的控制模块，其配合Verilog的case语句尅很好的描述基于状态机的设计。根据输出信号的产生方法的不同，可以将状态机分为 Mealy型和Moore型。简单的来说，Mealy型的输出跟当前的状态以及当前的输入是有关的，而Moore型的输出只跟当前的状态有关系。即 当Moore型的状态机输入有变化时，需要等到时钟的到来，才会使Moore型状态机的输出变化，依赖于时钟的同步。
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通过实验，掌握有限状态机的设计方法，并用摩尔状态机设计实现“1101” 序列检测。实现按键消抖处理。
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序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是将一个指定的序列从数字码流中识别出来。这里给出一个“1101”序列检测器的Verilog实现和Testbench代码。 ★设计目标：“1101”序列检测器 ★EDA：Quartus 15.0 ★仿真软件：Modelsim 10.1c 本序列检测器共有4个bit位，每个bit占用一个状态，再加上开始和结束状态，故使用格雷码定义6个状态： // 序列检测器 状态编码（格雷码） localparam SEQ_IDLE = 3'b000; lo
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