FPGA
码农讲习所
这个作者很懒,什么都没留下…
展开
-
Verilog数据拼接与拆分
1. Verilog中数据拼接,使用拼接运算符 例如: reg [15:0] regA; reg[7:0] regB = 8'd12; reg[7:0] regC = 8'd34; regA <= {regB ,regC }; //把regB和regC拼接成regA。 2.Verilog中数据拆分 例如: wire[15:0] A; wire[7:0] B; ...原创 2019-10-28 17:31:04 · 20732 阅读 · 3 评论 -
FPGA中的端口使用记录
1. 输入端口可以有wire/reg类型驱动,但输出端口只能是wire类型。 2. 关键字inout可以声明一个双向端口,inout端口不能声明为reg类型,只能是wire类型。 3. 使用 inout 类型数据,使用方法举例: inout data_inout; input data_in; reg data_out_reg; reg data_in_reg; reg link_data;...原创 2019-09-10 09:11:06 · 781 阅读 · 0 评论