Verilog语法之generate语句

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

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一、什么是generate语句

generate语句可以动态地生成verilog代码，1、矢量中的多个位进行重复操作时 (generate-for)2、当进行多个模块的实例引用的重复操作时 3、根据参数的定义来确定程序中是否应该包含某段Verilog代码 (generate-if generate-case)

二、generate的三种语句

1.generate-for

注意事项：
1、必须使用genvar申明一个正整数变量，用作for循环判断
2、需要复制的语句必须写到begin_end语句中，就算只有依据
3、begin_end需要有一个类似模块名的名字

代码如下（示例）：

generate for(i=0;i<4;i=i+1)        //复制模块
    begin : gfor                   //begi_end的名字
        assign temp[i] = data_in[2*i+1:2*i]; 
    end
endgenerate

2.generate-if

generate-for用于复制模块，generate-if则是根据模块的参数（必须是常量）作为条件判断，来产生满足条件的电路，相当于判断语句。
代码如下（示例）：

generate 
	if(a<b)
		assign d = a&b;
	else
		assign d = a|b;
endgenerate

3.generate-case

generate-case其实跟generate-if是一样的，根据参数，来选择不同的电路，适用于多个参数存在的情况

generate 
	case(condition)
	1'b0:
		assign d = a&b;
	1'b1:
		assign d = a|b;
	default:
		assign d = 1'b0;
	endcase
endgenerate

总结

以上从语法和使用条件的角度介绍了generate语句的三种类型，分别是generate-for、generate-if、generate-case。