回到首页:2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景
- 笔试时间:2022.07.21
- 应聘岗位:数字IC设计
题目评价
- 难易程度:★★☆☆☆
- 知识覆盖:★★☆☆☆
- 超纲范围:☆☆☆☆☆
- 值得一刷:★☆☆☆☆
文章目录
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- 请按要求完成如下运算
- 画出同步时序逻辑电路的结构示意图,并阐述:
- 请阐述在数字电路中什么是亚稳态,出现亚稳态有什么危害,如何防止产生亚稳态。
- 一个理想ADC的采样率为100 kHz, ADC输入信号为sine 1 kHz时,对ADC输出结果做频谱分析会发现信号出现在 _ kHz位置; 当输入信号为sine 60 kHz时,对ADC输出结果做频谱分析会发现信号出现在 _ kHz位置; 请阐述采样定理:
- 请用verilog语言设计一个异步总线同步电路,要求如下
- 请用C语言设计一个排列函数, 把输入数组int a[10] = {1.4.7,2,5,8,3,6,9},按由大到小排列输出{9, 8, 7, 6, 5, 4, 3, 2, 1};再设计一个函数计算输入数组a的方差;
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请按要求完成如下运算
char a, b;
unsigned char c, d;
a = 1; c