zynq-7000学习笔记(六)——HLS综合FAST corner并导出IP

本文记录了在Windows 10环境下,使用Xilinx_vivado_sdk_2015.2进行Zynq-7000 FPGA设计的过程,重点在于HLS(High-Level Synthesis)综合中的FASTCorner优化,并详细描述了如何从头创建项目,编写C代码,综合IP,直至导出并在Vivado中查看接口。通过参考XAPP1167文档和代码,完成c cosimulation验证,测试输出文件位于solution1simwrapc_pc目录。
摘要由CSDN通过智能技术生成

PC平台:WINDOWS 10 64位

Xilinx设计开发套件:Xilinx_vivado_sdk_2015.2

开发板:Zed Board


参考文档:XAPP1167          

参考代码:XAPP1167.zip


一、打开vi

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