一:创建设计文件
二:点击Create File
三:点击下拉箭头,选择Verilog Header,,输入文件名head_file, 然后点击Finish
打开我们创建好的head_file.vh文件; 输入自己定义的常量以及值;之后保存。
然后打开我们的module,在模块里面首先要声明头文件,记得加上.vh后缀;然后就可以正常调用。
一:创建设计文件
二:点击Create File
三:点击下拉箭头,选择Verilog Header,,输入文件名head_file, 然后点击Finish
打开我们创建好的head_file.vh文件; 输入自己定义的常量以及值;之后保存。
然后打开我们的module,在模块里面首先要声明头文件,记得加上.vh后缀;然后就可以正常调用。