用FPGA实现传说中的DSC压缩解压缩

这个压缩标准说新也不新了,毕竟目标主要用于8K的接口压缩,8K现在还没普及呢!

这玩意最多压缩3倍,看着应该没干多少活吧?实则不然!表面看只用了3种预测方式是很简单,但是在预测方式的选取以及精准码率控制上却颇为复杂。说来惭愧,即使我把C语言看懂并通过verilog实现,也只是知道这个算法干了什么事,却不知道为何要这样干。以至于过不了几个月又忘记当初为何这样写

DSC的最大有点毫无疑问就是延时低,画质好。延时低到理论上只有一行,画质自然是视觉无损的。所以在HDMI DP MIPI的接口标准里才采用了DSC,或许DSC的设计就是为了接口压缩吧。

很多人都关心DSC的资源,我这里罗列一下我做的资源

功能

Slice LUT

Slice Reg

DSP

BRAM(36k)

编码

38.4K

4.8K

1

15

解码

15.1K

3.2K

3

9

需要注意的是,8K60 444需要用到4个core(也可能是8个,记不清了,这也是协议要求的)所以要做8K60还是相当耗资源的。希望有金主支持以便将DSC应用在HDMI DP中

下图是我的测试环境

2K60的HDMI输入,经过DSC压缩3倍后通过3G光纤传输

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