使用VIVADO自带的仿真，等了很久都进入不到仿真界面。于是放弃直接自己在modelsim建工程（库文件已经编译好）
把所有相关文件加入后编译，Transceiver.vhd报错。根据要求修改，注释掉输出赋值。不知为何其他文件也有这种写法就不报错
相关文件编译通过后（我是把所有文件都加入到modelsim，还有几个文件也编译错误，我没理会）对tb_aux_channel.vhd进行仿真。又出错，原因是调用的top_level文件端口与top_level.vhd的端口有不一样的地方。修改如下
再次仿真，依然报错。 ** Fatal: (vsim-3693) The minimum time resolution limit (1ps) in the Verilog source is smaller than the one chosen for SystemC or VHDL units in the design. Use the vsim -t option to specify the desired resolution.
根据错误提示，设定仿真时间精度vsim -t 1ns -lib work tb_aux_channel后终于弹出信号界面
仿真波形截图如下
3427
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
