cadence allegro PCB元器件导入与相关错误解析

前言

  本篇文章将详细记录allegro中网表导入完毕后,元器件的导入,以及导入中常遇到的问题与解析。
  上一篇文章:cadence allegro原理图DRC,生成网表与导入PCB

设置PCB编辑页面大小

  在界面中点击prmed图标,如下图所示:
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  在design界面中可以看到,画布长21000,高17000,画布左下角的坐标是(0,0)。但是原点的坐标也是(0,0)。这样就无法显示原点。
  
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  因此对画布数据重新设置,适当增加些画布的大小,同时令画布左下角为负坐标。
  设置参数如下图所示:
  
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  如下图所示,原点就可以显示出来了。
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待布置元器件查看与绘制板框

  首先瞅一下待布置的元器件都是哪些,顺便最终检查网表是不是导入好了。
  按下图所示,点击placement ->manual,弹出以下窗口,可以看到所有元器件的编号。
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  然后在画面中画一个板框来界定边界,在右侧的options中将active class and subclass选为board geometry。随后按下图所示选择画矩形工具来框一个矩形出来,当暂时的边界。这样在导入元器件的时候元器件会在框边依次排开,方便一些。
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导入PCB库

  前面的文章提到过了,allegro需要将封装库导入进去,与网表中的元器件封装名匹配。
  点击setup ->user preferences editor:
在这里插入图片描述  依次点击paths ->library。窗口如下图所示,这里需要添加库的路径,分别是padpath与psmpath。
  allegro里面封装的编辑文件是.dra,但是应用到pcb中的文件却是必须从.dra文件生成导出的.psm和.pad文件。关于allegro的封装那些事,今后也会仔细研究+出文章。挖坑
  一般我们会将.dra,.psm,.pad文件都放在一个文件夹里面当做一个封装库,所以这两个需要设置的路径一般都是同一个。
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  路径设定完之后apply一下,然后开始布置器件。

元器件快速布置

  点击placement ->quickplace。
  弹出以下窗口,按如图所示勾选,点击palce就会开始自动布置元器件。
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  快速布置的效果如下图所示,可见元器件都依次排列到了板框上边缘。
  有AD那感觉了,那么导入不会出错么?所有的元器件都成功导入了吗?
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错误查询与分析解决

  allegro不像AD在导入的时候有个面板可以检查出导入出现的问题。相当程度上需要“人工定位”。
  上面第一步提到过了可以去查看未放置的元器件,我们需要这个来先搞明白哪些元器件没有被导入。
  placement ->manual
  可以看到,有四个元器件由于各种原因,无法成功导入到pcb中。
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  定位到没有成功“渡劫”的元器件们了,接下来就是想办法把他们渡过来。

电容C1

  电容/电阻/电感这样的东西,就是一个二端无源器件,原理图不可能画错却没被发现;而这样最简单的封装又不大可能会出错。这个时候就该怀疑,是不是封装名一不小心打错了。
  回到原理图,找到c1,双击元器件弹出下面的属性窗口,可以明显看到封装名字打错了。
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  修改成c0603后,要记得重新生成网表;导入新网表到pcb
  因为封装名称属于网表,网表上的数据只要一更新,就必须重新生成并导入。
  导入新网表完毕后,在manual窗口里面勾选C1,就可以把c1移出来放置了,放置完毕后点击manual小窗口下方的close即可。
在这里插入图片描述  已然是成了呀。
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  再次打开manual窗口,可以看到安置好的器件已经被移出了列表。
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电源端子J6

  端子这种元器件也是出错的大户。端子在原理图和封装中都不过是一个简单框体加一些引脚的事,所以很大概率是引脚不匹配。在AD里往往叫pinmap不匹配。
  先定位,找到J6。
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  打开封装一目了然,这个电源端子是四脚的。原理图上画的是三脚。
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  回到原理图,右键点击该器件,选择edit part进入原理图界面。
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  画一画,改成四脚的。然后按下图所示的操作实时更新到原理图中。
在这里插入图片描述  然后按照封装情况修改原理图即可:
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  更新网表,导入网表。按照上一步的操作放置元器件。
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  再查看,确定已经安置完毕。
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按键K1

  一般来讲按键在原理图中往往是个二端子结构(类似于开关)。但是实物中按键的引脚结构很多不是只有两个引脚完事,所以这里首先怀疑封装。
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  把封装改成了二端子器件。
在这里插入图片描述
  因为封装本身与网表无关,所以保存完毕后直接去pcb editor里面把k1放置出来就可以了。
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电源芯片U11

  AMS1117是结构非常简单的电源芯片了,所以原理图一般不会有什么问题。
  因此直接去查看封装即可:

在这里插入图片描述
  按照上图所示修改完毕后再添加到pcb中。可以看到元器件都已经添加完毕了。
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### 如何使用 Cadence 工具导出网表 #### 打开设计文件 为了导出网表,在Cadence Allegro中需先打开所需的设计文件。这一步骤涉及通过菜单栏中的 “File” 选项,随后选择 “Open”。此时会弹出一个窗口用于浏览计算机上的项目文件夹并选定目标设计文档[^2]。 #### 导出网表的具体步骤 完成上述准备之后,按照如下方法可以实现网表的导出: 1. **访问导出功能** 转至顶部菜单栏,选取 `Design` 下拉菜单内的 `Netlist` 子项。此路径提供了多种不同类型的网表输出方式供用户依据实际需求挑选适用的形式。 2. **配置网表参数** 当进入网表设置界面后,会出现一系列可供调整的选择项,包括但不限于指定要包含的数据层以及设定特定格式等细节。对于希望保存为标准ASCII文本形式的情况,则应确认选择了 `.net` 或者兼容PCB制造工艺所需的其他扩展名。 3. **启动导出过程** 完成必要配置以后,按下界面上相应的按钮即可触发正式的网表生成流程。通常情况下会有进度条显示当前状态直至整个处理结束,并提示成功否的信息框出现于屏幕之上。 4. **验证应用** 成功创建后的网表文件应当妥善存档以便后续查阅或提交给合作方审核;同时也可以利用该文件作为输入源导入到其它EDA软件平台继续开展工作或是直接交付生产环节使用。 ```plaintext 注意:具体的操作界面布局可能会因版本差异而略有区别,请参照安装包内附带的帮助手册获取最精确指导。 ```
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