cadence allegro PCB元器件导入与相关错误解析

前言

  本篇文章将详细记录allegro中网表导入完毕后,元器件的导入,以及导入中常遇到的问题与解析。
  上一篇文章:cadence allegro原理图DRC,生成网表与导入PCB

设置PCB编辑页面大小

  在界面中点击prmed图标,如下图所示:
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  在design界面中可以看到,画布长21000,高17000,画布左下角的坐标是(0,0)。但是原点的坐标也是(0,0)。这样就无法显示原点。
  
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  因此对画布数据重新设置,适当增加些画布的大小,同时令画布左下角为负坐标。
  设置参数如下图所示:
  
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  如下图所示,原点就可以显示出来了。
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待布置元器件查看与绘制板框

  首先瞅一下待布置的元器件都是哪些,顺便最终检查网表是不是导入好了。
  按下图所示,点击placement ->manual,弹出以下窗口,可以看到所有元器件的编号。
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  然后在画面中画一个板框来界定边界,在右侧的options中将active class and subclass选为board geometry。随后按下图所示选择画矩形工具来框一个矩形出来,当暂时的边界。这样在导入元器件的时候元器件会在框边依次排开,方便一些。
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导入PCB库

  前面的文章提到过了,allegro需要将封装库导入进去,与网表中的元器件封装名匹配。
  点击setup ->user preferences editor:
在这里插入图片描述  依次点击paths ->library。窗口如下图所示,这里需要添加库的路径,分别是padpath与psmpath。
  allegro里面封装的编辑文件是.dra,但是应用到pcb中的文件却是必须从.dra文件生成导出的.psm和.pad文件。关于allegro的封装那些事,今后也会仔细研究+出文章。挖坑
  一般我们会将.dra,.psm,.pad文件都放在一个文件夹里面当做一个封装库,所以这两个需要设置的路径一般都是同一个。
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  路径设定完之后apply一下,然后开始布置器件。

元器件快速布置

  点击placement ->quickplace。
  弹出以下窗口,按如图所示勾选,点击palce就会开始自动布置元器件。
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  快速布置的效果如下图所示,可见元器件都依次排列到了板框上边缘。
  有AD那感觉了,那么导入不会出错么?所有的元器件都成功导入了吗?
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错误查询与分析解决

  allegro不像AD在导入的时候有个面板可以检查出导入出现的问题。相当程度上需要“人工定位”。
  上面第一步提到过了可以去查看未放置的元器件,我们需要这个来先搞明白哪些元器件没有被导入。
  placement ->manual
  可以看到,有四个元器件由于各种原因,无法成功导入到pcb中。
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  定位到没有成功“渡劫”的元器件们了,接下来就是想办法把他们渡过来。

电容C1

  电容/电阻/电感这样的东西,就是一个二端无源器件,原理图不可能画错却没被发现;而这样最简单的封装又不大可能会出错。这个时候就该怀疑,是不是封装名一不小心打错了。
  回到原理图,找到c1,双击元器件弹出下面的属性窗口,可以明显看到封装名字打错了。
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  修改成c0603后,要记得重新生成网表;导入新网表到pcb
  因为封装名称属于网表,网表上的数据只要一更新,就必须重新生成并导入。
  导入新网表完毕后,在manual窗口里面勾选C1,就可以把c1移出来放置了,放置完毕后点击manual小窗口下方的close即可。
在这里插入图片描述  已然是成了呀。
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  再次打开manual窗口,可以看到安置好的器件已经被移出了列表。
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电源端子J6

  端子这种元器件也是出错的大户。端子在原理图和封装中都不过是一个简单框体加一些引脚的事,所以很大概率是引脚不匹配。在AD里往往叫pinmap不匹配。
  先定位,找到J6。
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  打开封装一目了然,这个电源端子是四脚的。原理图上画的是三脚。
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  回到原理图,右键点击该器件,选择edit part进入原理图界面。
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  画一画,改成四脚的。然后按下图所示的操作实时更新到原理图中。
在这里插入图片描述  然后按照封装情况修改原理图即可:
在这里插入图片描述
  更新网表,导入网表。按照上一步的操作放置元器件。
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  再查看,确定已经安置完毕。
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按键K1

  一般来讲按键在原理图中往往是个二端子结构(类似于开关)。但是实物中按键的引脚结构很多不是只有两个引脚完事,所以这里首先怀疑封装。
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  把封装改成了二端子器件。
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  因为封装本身与网表无关,所以保存完毕后直接去pcb editor里面把k1放置出来就可以了。
在这里插入图片描述

电源芯片U11

  AMS1117是结构非常简单的电源芯片了,所以原理图一般不会有什么问题。
  因此直接去查看封装即可:

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  按照上图所示修改完毕后再添加到pcb中。可以看到元器件都已经添加完毕了。
在这里插入图片描述

### 回答1: 使用Cadence Allegro PCB SI可以对电子电路进行信号完整性(SI)仿真,并生成仿真报告(PDF)。 首先,打开Cadence Allegro PCB SI软件,并加载需要进行仿真的电路设计文件。 接下来,通过添加信号完整性仿真工具库(SI仿真库)来对电路进行仿真。可以根据设计的需要选择合适的仿真工具,例如电压沉降分析器、时钟眼分析器、传输线特性分析器等。 在仿真之前,需要对电路进行建模和布局设置。通过添加模型文件、设置信号源和观察点,可以准确地定义仿真环境。 进行仿真时,可以使用不同的仿真类型,如时域仿真、时钟域仿真或频域仿真,以获得所需的结果。在仿真过程中,可以根据需要进行信号传输线、封装、引脚等参数的修改和优化。 仿真完成后,可以生成仿真报告。选择合适的输出格式,如PDF,以便分享和保存仿真结果。仿真报告中包括了各种信号完整性参数的分析结果,如信号幅度、时钟损耗、传输线延迟等。 通过分析仿真报告,可以评估电路设计的信号完整性性能,并作出相应的优化和改进。可以根据仿真结果来调整布局、模型参数、电源规划等设计参数,以提高电路的信号完整性。 总结:利用Cadence Allegro PCB SI进行SI仿真可以帮助设计人员评估电路的信号完整性,并通过生成仿真报告(PDF)提供详细的仿真结果和分析。 ### 回答2: 要利用Cadence Allegro PCB SI进行SI仿真,首先需要进行以下步骤: 1. 准备工作:安装好Cadence Allegro PCB SI软件,并确保已经安装好相关的许可证和所需的硬件。 2. 打开设计文件:使用Cadence Allegro软件打开PCB设计文件,确保设计文件是可编辑和可使用的状态。 3. 添加SI仿真:在打开的设计文件中,选择需要进行SI仿真的电路板或特定的电路部分。右键点击选中的电路板或电路部分,在弹出的菜单中选择“Add Allegro PCB SI”选项。 4. 设置仿真参数:在弹出的SI仿真窗口中,设置仿真所需的参数,包括仿真的频率范围、仿真类型(如传输线仿真或布线仿真)、仿真工具(如讯连SimLink或时域仿真器)、仿真模型等。根据具体的设计需求和仿真目标进行适当的设置。 5. 运行仿真:设置好仿真参数后,点击仿真窗口中的运行按钮开始仿真。仿真过程可能需要一定的时间,取决于仿真的复杂性和设计的规模。 6. 查看仿真结果:仿真完成后,可以查看仿真结果,包括频率响应、信号完整性、互连时延等SI相关指标。通过分析仿真结果,可以评估设计的SI性能,并做出相应的调整和优化。 7. 导出仿真报告:根据需要,可以将仿真结果导出为PDF格式的仿真报告,以便与团队成员或设计验证人员共享和讨论。 总的来说,利用Cadence Allegro PCB SI进行SI仿真需要进行参数设置、运行仿真、查看结果和导出报告等步骤,通过这些步骤可以评估和优化设计的信号完整性。 ### 回答3: 利用Cadence Allegro PCB SI进行SI(信号完整性)仿真,可以帮助我们分析和解决电路板设计中的信号完整性问题。以下是利用Cadence Allegro PCB SI进行SI仿真的步骤和过程: 1. 准备布局:在开始仿真之前,需要有一个完整的电路板布局,包括所有的元件和连线。确保布局符合设计规范并保持良好的信号完整性。 2. 导入布局:将布局导入Cadence Allegro PCB SI软件中。确保布局文件的正确性和完整性。 3. 定义仿真条件:设置仿真参数和条件,包括对电路板的工作环境进行建模,比如信号源和负载的特性。还可以设置仿真的时钟频率、信号的驱动强度等。 4. 添加信号源和负载:在布局中选择需要进行仿真的信号线,然后为其添加信号源和负载模型。信号源模型定义信号的特性,负载模型模拟信号的接收端。 5. 进行传输线建模:对于高速信号线,需要进行传输线建模,确定信号线的特性参数,如电阻、电感、电容以及传输线的长度等。 6. 运行仿真:通过设置仿真任务和参数,运行仿真。仿真软件会对布局进行SI仿真,模拟信号传输时的时钟偏移、信号失真等情况。 7. 分析仿真结果:完成仿真后,分析并评估仿真结果。通过查看仿真波形、时钟偏移、时钟抖动、眼图等参数,评估信号的完整性。 8. 优化设计:通过分析仿真结果,确定哪些信号线存在问题,并针对问题进行优化设计,如调整布局布线、增加终端电阻等。 9. 重新仿真:对进行优化设计后的布局重新进行SI仿真,验证设计改进的效果。 10. 完成报告:根据仿真结果和优化设计的效果,生成仿真报告,记录仿真方法、结果和设计优化过程。 通过利用Cadence Allegro PCB SI进行SI仿真,我们可以及早地发现和解决电路板设计中的信号完整性问题,确保电路板在高速通信和传输时的性能和稳定性。
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