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数字IC设计
数字IC设计,包括Verilog语法,常见Verilog基本电路,SOC设计相关
迷失的二向箔
二向箔维护及智子抛光工程师
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ESP8266-Wifi模块串口通信
对于6脚ESP8266-wifi模块,将VCC/RXD/TXD/GND四脚与USB转TTL线相连,RXD接TXD,RXD接RXD,VCC接5v电压防止功率不足。8266的模式设置是通过AT指令控制,在此之前首先在电脑上下载好串口调试助手,打开串口调试助手设定COM,波特率为115200,勾选发送新行;AT指令表:AT+CWMODE? //应用模式查询AT+CWMODE=<mode> //应用模式设置(重启后生效)。1-Station模式,2-AP模式,3-原创 2020-11-13 21:10:26 · 2109 阅读 · 1 评论 -
VCS仿真流程及基本操作
VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有行业中较高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco原创 2020-08-26 11:07:16 · 4168 阅读 · 0 评论 -
SOC设计之APB接口的简易SRAM
module apb_sram#(parameter DATA_WIDTH=5'd16,parameter DATA_DEPTH=3'd5,parameter ADDR_WIDTH=7'd32 )(input PCLK,input PSEL,input PWRITE,input [DATA_WIDTH-1:0] PWRDATA,input [ADDR_WIDTH-1:0] PADDR,input SRAM_Rstn,output CEN,output reg [.原创 2020-07-02 21:56:38 · 2565 阅读 · 0 评论 -
SOC设计之AMBA总线-APB总线详解
//原创 2020-06-30 18:44:10 · 891 阅读 · 0 评论 -
SOC设计之分频器
偶数分频:奇数分频:小数分频:原创 2020-07-18 17:05:26 · 317 阅读 · 0 评论 -
基于Cortex-M3的硬件加速模块
要求:1、基于m3搭建一个soc,具备ahb、apb两条总线、具备32KBsram存储器2、基于apb总线接口设计一个计算模块,该计算模块可以用于加速某种计算,比如sin/cos/pi等,全部由硬件来计算,与软件计算用时进行比较软件计算用时:t=5.391s/100000000=53.91ns#include “stdio.h” #include “stdlib.h” #include “time.h” int main( void ) { i...原创 2020-07-16 11:13:51 · 1142 阅读 · 1 评论 -
SOC设计之AMBA总线-AHB总线详解
z原创 2020-06-24 17:05:29 · 2981 阅读 · 0 评论 -
SOC设计之同步FIFO
FIFO:(first in first out)输出吞吐率>输入吞吐率(平均)比特率-吞吐率=流速-流量用途: 匹配两端比特率(瞬间)不一样的情况,数据积累然后打包传送,减少CPU负载(异步-跨时钟域用作速率匹配/同步-数据缓冲)1进快出慢.CPU快于UART,CPU->FIFO->UART2.进慢出快.UART->FIFO->CPUFIFO没有外部读写地址线,只能进行顺序读存---------------FIFO框架--------------(二维存储阵列/读原创 2020-06-21 10:30:39 · 381 阅读 · 0 评论 -
常用通信协议之UART
UART模块设计:设计思路:原创 2020-06-13 21:26:33 · 657 阅读 · 1 评论 -
SOC设计之CRC校验码
CRC校验码电路原创 2020-06-01 17:09:49 · 413 阅读 · 0 评论 -
SOC设计及Verilog学习笔记七
UART:(用于较低速传输)异步传输/无时钟收发的波特率数据有效位需一致发送:并转串/增加起始位及停止位/奇偶校验位电平1-0表明发送数据波特率bps(bit per second)即每秒传输的bit数先发送的数据bit是数据字的最低位(LSB)接受:串转并/剥离起始位和停止位/检查并剥离奇偶校验位UART采样偏差原因(异步导致):晶振时钟频率分频后与波特率无法完全匹配,存在误差累计RS232电平:UART最常用的信号电平Logic1:-25v--3vLogic0:3-25v过渡区:原创 2020-05-29 15:55:53 · 728 阅读 · 0 评论 -
Verilog基本电路设计之常见模块
三态总线原创 2020-05-27 10:22:01 · 1092 阅读 · 0 评论 -
SOC设计及Verilog学习笔记六
Cortex-M3软硬件协同仿真设计(Keil+ModelSim10.1):整个模块包括M3_core、MEM、APB及所连外设、Matrix总线目标功能:软件驱动TIMER/GPIO原创 2020-05-17 21:07:33 · 1094 阅读 · 0 评论 -
SOC设计及Verilog学习笔记五
ARM Cortex-M3:(32 bit)基于C架构:v7M无cache/MMU(跑Linux必要)含除法指令Bit-bandingThumb-2(两套指令16/32位)CPU内部资源仅允许自己访问Memory Map:ICODE/DCODE AHB只能访问Code Space访问除此之外的外部区域从SYS AHB走(多总线并发提高效率)模块基地址存放在头文件内-地址映...原创 2020-05-08 15:50:39 · 245 阅读 · 0 评论 -
SOC设计及Verilog学习笔记四
SOC设计-4.3---------------------AMBA总线------------------Master(发起)-Slave(接受)-同类设备端口需一样Arbiter仲裁器Decoder译码器AHB-Master:(UP/DMA/DSP//LCDC)初始化一次读/写操作某时刻只允许一个主设备使用总线AHB-Slave:(EMI/APB bridge/UART)响应...原创 2020-04-10 15:49:27 · 738 阅读 · 0 评论 -
SOC设计及Verilog学习笔记三
SOC设计课-3.20assign #2 out=in(过于理想,放于Test benchs)电路设计(考虑可综合性)综合工具: 1‘HDL(功能网表) 2'约束条件(性能要求)-根据约束自动选择合适的电路结构进行网表优化3-8译码器实例(两种实现方式)不在case条件中的状态赋值-defultcase条件不全会导致latch(边沿触发)计数器RTC--需要时序逻辑,N...原创 2020-03-27 15:59:35 · 503 阅读 · 0 评论 -
SOC设计及Verilog学习笔记二
第二章 Verilog HDL:描述层次:门级,RTL级(C=a&b),行为级注释:// /* */大小写敏感宏定义define数值:1、0、x(b不定)、z(高阻)模块例化--函数调用(多例化多调用)并行执行module muxtwo (out,a,b,sel);input a,b,sel;output out;reg out;(声明---被赋值的变量需...原创 2020-03-23 15:47:19 · 332 阅读 · 0 评论 -
SOC设计及Verilog学习笔记一
SOC/PCB区别:SOC主要模块集成在die中,要含ip/存储器等内存Onenand(较优,可外部纠错)/nandwatchdog timer:对CPU时钟进行校正音频接口:IISDVFS:控制电压调频AMBA:APB/AHB/AXI(速度)SOC基本要素:处理器/存储器/外围模块/IO/总线ASIC:LDO降压转换通用处理器:高性能计算(intel、amd)SOC:弱计算...原创 2020-03-23 15:46:10 · 874 阅读 · 2 评论