SOC设计之同步FIFO

FIFO：（first in first out）输出吞吐率>输入吞吐率（平均）比特率-吞吐率=流速-流量
用途: 匹配两端比特率（瞬间）不一样的情况，数据积累然后打包传送,减少CPU负载（异步-跨时钟域用作速率匹配/同步-数据缓冲）
1进快出慢.CPU快于UART,CPU->FIFO->UART
2.进慢出快.UART->FIFO->CPU
FIFO没有外部读写地址线，只能进行顺序读存
---------------FIFO框架--------------
（二维存储阵列/读写地址，自动递增/满空标志）
二维：depth（深度）*width(位宽)-位宽要与总线匹配-深度取决于单次输入的最大块，比如DMA 一次取一个Burst长度
FIFO外围+串并转换结构-实现挂在总线上的数据输出
地址规则：
1、都用满
2、读写顺序一致
满信号-给输入
空信号-给输出
-------------FIFO设计----------------
阵列+控制+标识
进行一次读则读地址指针+1，进行一次写则写地址指针+1，
写数-读数=0 空
写数-读数=depth 满

防止FIFO内数据覆盖：
数据写入时检查是否已满/数据不满+虽然满但是读写同时进行
数据溢出：overflow=full&WE&!RE
数据下溢：underflow=empty&RE&!WE

FIFO空满判断：
1、增加拓展位&#x