Verilog基本电路设计之常见模块

最新推荐文章于 2024-08-13 09:57:44 发布

迷失的二向箔

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分类专栏：数字IC设计

本文链接：https://blog.csdn.net/m0_38022445/article/details/106230770

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本文介绍了Verilog基本电路设计中的一些关键模块，包括三态buffer用于解决总线竞争问题，双向I/O buffer实现双向总线的输入输出，以及数据并串转换和CRC校验码的生成。CRC校验作为一种有效的数据流检测错误的方法，通过生成多项式去除数据流并检查余数来确保数据传输的准确性。

摘要由CSDN通过智能技术生成

三态buffer:带有高阻输出能力的输出buffer,总线结构中为解决总线竞争问题，必须采用三态输出buffer

module Triple_state(E,A,Y);
input E,A;
output Y;
reg Y;
always @(E or A)
begin 
    if(!E)
    Y=1'bZ;
    else
    Y=A;
end
endmodule


module Triple_state(E,A,Y);
input E,A;
output Y;
assign Y = E?  A:1'bZ;
endmodule

双向I/O buffer:双向总线可输入输出，输出带高阻

module BiDIR_IO(E,A,B,Y);
input E,A;
output B;
inout Y;
tri Y;
assign B=Y;
assign Y = E?  A:1'bZ; 
endmodule

数据N-1并转串：
LSB-先发送的数据bit是数据字最低位

/ 4-1数据并转串
//
module parl_seri(clk,rst_n,d_parl,d_seri);
input clk,rst_n;
input [3:0] d_parl;
output  d_seri;
reg d_seri;
reg [3:0] M;

always@(posedge clk or negedge rst_n)
    begin
    if(!rst_n)
    begin
    d_seri<=0;
    M<=d_parl;
    end
    else
        begin
        M&