Allegro走等长线设置


https://www.sohu.com/a/250499005_657253

提到绕等长的问题,就不得不说一下等长约束规则的设置了。在allegro的规则管理器里,只有你想不到的规则,没有设置不了的。正是因为其五花八门,所以经常有很多的BUG出现,对于很多人来说,建规则会成为比较难跨越的高山。

等长规则的设置有多种不同的方法,有傻白甜型,有端方君子型,有腹黑高冷型,总有一款适合你的。

1 做人从傻白甜开始

望文生义,傻白甜就是操作简单,结果尽如人意的意思了。这种方法几乎是一步到位的,选中目标网络,单击右键,直接创建Match Group,然后取个好听又好记的名字,如下图。
在这里插入图片描述
至此,我们的万里长征就要成功了,只剩下最后一步了,添加等长范围。在Match Group行,tolerance那里改成想要的等长范围,然后回车,等长规格就这么简单粗暴的设置好了。
在这里插入图片描述
2 端方君子,心之所向

对于简单的点对点的拓扑,傻白甜能起到相应的作用,但是对于一些比较复杂的拓扑结构,可能就收效甚微了,这时候就需要我们的君子登场了。

为什么说这种方法是端方君子型呢,主要是因为它一步一步,有理有据,按照步骤试一下的话,就会觉得,原来如此,建等长规则还是比较简单的。下面就是动作分解了,首先选中目标网络,建立net group。
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建立net group后,选中建立的net group,单击右键,选择SigXploer命令,打开SigXploe,也可以选择单个网络打开SigXploe,网络的拓扑显示如下。
在这里插入图片描述
拓扑正确之后,就可以按照下图步骤,建立想要的等长规则了。一步步完成之后,是不是感觉真的很美好呢?
在这里插入图片描述
3 腹黑高冷才是真绝色

然而,也有君子搞不定的时候,因为毕竟不是所有的BUG都是光明正大的阳谋,让你可以知道怎么去改正,就像拓扑连接不正确时,可以通过给阻容器件赋模型来解决。有的BUG就像避无可避的阴谋诡计,比如无法打开SigXploer,器件模型出问题等,无处着手时,这时候就需要剑走偏锋,腹黑的方法才能够一招致胜。这次直接选择网络建立pin Pair,不管什么拓扑错误或是其他,直接避过,建立点对点的连接, 这也正是高冷风范,不管什么BUG,都是“我不听,我不听”。
在这里插入图片描述
然后再选择目标pin Pair,直接建立Match Group。建立Match Group之后的步骤,就要问傻白甜了。
在这里插入图片描述
建立等长规则的方法有多种,不管遇上什么样的BUG,都会有方法去解决。


http://bbs.eeworld.com.cn/thread-480717-1-1.html


cadence PCB走等长线设置

https://blog.csdn.net/weixin_41623723/article/details/105449677


Cadence Allegro 走固定长度的线图文教程及视频演示


https://yingxiaoer.blog.csdn.net/article/details/122094979

在PCB设计中,为了满足时序的要求,有的信号线会要求线长在某个范围内。本文详细介绍走一条50mm的线,误差0.5mm的方法。
第1步:在约束管理器中设置线长和误差
单击“Cmgr图标”打开约束管理器
在这里插入图片描述
设置RF_IN1(需要走的固定长度线名称)的最小最大线长分别为50mm和50.5mm
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第2步:打开“allegro_dynam_timing动态延迟显示”功能
执行“Setup→User Preferences”打开用户偏好设置窗口
在这里插入图片描述
勾选“allegro_dynam_timing”选项
在这里插入图片描述
第3步:完成走线
走线过程中关注“Dly”是否变成绿色(变成绿色代表)
在这里插入图片描述
走线接近完成时“Dly”还差17.755mm才能达到50mm的长度。需要蛇形走线绕线达到长度要求。
点击“delay tune”图标然后配置蛇形走线类型,线距,转角等信息,进行蛇形走线,直到Dly变成绿色(Dly数值在误差0.5mm以内)
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Cadence 17.4 等长布线


https://blog.csdn.net/weifengdq/article/details/105585203

设置分组
需要等长的线比较多时, 可以设置分组, 省去一些设置:
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分析长度
连接QSPI_Flash或者TF卡之类的, 引脚比较分散, 又需要等长, 如果事先已经连好, 可以从中选出一根最长的作为参考, 如何查看长度? 打开约束管理器Cmgr -> Analyze -> Analysis Mode:
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勾上Electrical -> Total etch length, 选择On:
在这里插入图片描述
Cmgr -> Electrical -> Total etch length, DSN工程右键开始分析:
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布线长度就出来了.

设置传播延时
Cmgr -> Electrical -> Min/Max Propagation Delays, 把上面的最大长度减去一个误差(比如100mil)作为Prop Delay的最小值(Min), 然后可以把最大长度作为最大值(Max):
在这里插入图片描述
拉蛇形线
拉蛇形线, 注意右下角, 变红表示超出上面设置范围, 变绿表示可以:
在这里插入图片描述

其他设置
Setup -> User Preference:
在这里插入图片描述
下面那个可以在布线的时候实时显示长度。


cadence – 多人协作布局布线的方法


https://blog.csdn.net/weixin_33698823/article/details/86271388?spm=1001.2101.3001.6650.5&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-5.pc_relevant_paycolumn_v3&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-5.pc_relevant_paycolumn_v3&utm_relevant_index=7

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