宁静致远的博客

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Route Keepout即禁止布线区，通常会在绘制元件封装的时候就给元件画上的，目的在于让这个元件的这块区域不能走线或者不让走线碰到这块区域，否则就会显示DRC符号报错，只不过这个错误在Allegro软件中是黄色警告，不是红色错误。但有时候你这个元件得设置禁止布线区，同时你又必须要在上面走线，这种情况下这个DRC或许就分时候去选择需要和不需要了，举个例子：PCIE走线。如下图如图，当走线碰到禁止布线区的时候就会报DRC：Line to Route Keepout Spacing。

用cadence SPB17.4做完单板, 在cutout层画上拼板框, 摆上拼板工艺边上的4个定位孔和3个mark点.摆上钻孔表, 导出钻孔文件和槽孔文件. 出全套gerber文件.反复确认过, 在SPB17.4这边, 做的步骤都对.用CAM350_V10.7CN引入SPB17.4导出的gerber文件, 准备编辑单板为拼板.但是CAM350导入.rou时就报错了, 导致导入后, 槽孔层没内容.去查了资料, 大家的通常处理都是编辑.rou文件, 去掉文件开头几行处的%字符以上的所有内容.

在测试过程中，会有大大小小的测试问题，上述大概能作为一个经验吧！

这种方式是最简单的方法,但制作出来的Logo颗粒度较大，放大看精细度不高，下面介绍第二种方法。使用工具: RATA Raster (BMP) To Allegro (IPF)使用工具：光栅图转矢量图工具(Raster to Vector),AutoCAD。

一定要把对应的层都打开，才能正确显示3D视图，同时各个元件的3D step格式文件，映射要匹配好，step路径要设置好。把Cutout中，板框的shape删除掉，重新生成就可以了。Cutout层是板子的切割层，不管是挖空、开不规则孔等。

打开step等格式文件时，软件很可能会提示默认模板无效，是否使用空模板等提示此时可再SolidWorks中设置，解决这一问题。最后，选择“默认模板”栏，设置零件、装配体和工程图模板，选择“总是使用这些默认的文件模板”，点击确定即可。然后，重新打开一次SolidWorks，点击“工具>选项”，打开选项对话框。首先，打开step等格式文件时提示“默认模板无效”。

画图板打开文件后再保存为单色格式。把Line变成Shape格式。

SPB17.4有导入logo文件(BMP格式)的功能。

AD18原理图转换为Cadence SPB17.4格式

allegro设置禁止铺铜区的方法Cadence Allegro 16.6 关于shape分割的一种方法使用Shape Keepout设置禁止铺铜区。操作方法是Setup - Areas - Shape Keepout，这样只是设置了禁止铺铜区，但是还可以在此区域布线和打过孔等等操作。Cadence Allegro 16.6 关于shape分割的一种方法原文链接：https://blog.csdn.net/weixin_39482005/article/details/105615734

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Allegro gerber文件路径设定原文链接：https://blog.csdn.net/tsx__/article/details/106415281Allegro生成Gerber数据时，默认会保存在与pcb文件相同目录路径下，Gerber数据本身就会生成好几个文件，然后与pcb文件，log文件，临时文件等混杂在一起，不易整理打包Gerber数据，更好地做法是将Gerber数据生成到指定目录，提交给板厂时直接zip一压缩即可，.

allegro设置差分线原文链接：https://blog.csdn.net/qq_39299370/article/details/109580331Cadence allegro设置差分线分配差分对，如下:3 处更改差分对名字；4 处为差分对网络，在5 处选择两个网络即可。差分线间距设置：约束管理器→Electric→Net→routing→Differential partPrimary Gap 差分对最优先线间距（线到线间距）Primary width 差分对最优先线线宽（线

Allegro cadence 17.4 如何查找、导入自己想要的3D模型原文链接：https://blog.csdn.net/Haputa_Ovolll/article/details/1117014973D模型图除了看电路板焊上元件后的效果外，还可以用来检查丝印的字是否会被器件挡住，比如这个，当我发现这个时，板子已经在打印了。。。有些器件边沿会凸出来一点，但第一次用某个器件时，可能没有这样的意识。那么Allegro绘制PCB时，怎么去坐这样的3D效果图呢？当然了，我们可以自己用proE或

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档allegro设置网络飞线以及网络颜色的方法Allegro显示部分飞线的3中常用操作图文教程及视频演示原文链接：https://blog.csdn.net/qizhi321123/article/details/121673467?spm=1001.2101.3001.6650.5&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommen.

Cadence原理图DRC检查介绍原文链接：https://wangquantao.blog.csdn.net/article/details/121133011?spm=1001.2101.3001.6650.16&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-16.topblog&depth_1-utm_source=distribute.pc_re

Allegro 17.x design outline的使用Cadence 绘制板边框Outline与绘制禁止布线区（Route Keepout）原文链接：https://blog.csdn.net/shjhuang/article/details/72852702在cadence allegro 17.2 之前，电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后，在输出Artwork的时候，会提示错误对话框，如下：提示使用DESIGNED_OUTL

allegro设置快捷键一、快捷键设置二、env文件在哪里？三、加入自己设置的快捷方式原文链接：https://blog.csdn.net/LVNENGBING/article/details/108800425一、快捷键设置Allegro可以通过修改env文件来设置快捷键，这对从其它软件如AD或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。二、env文件在哪里？以我的电脑为例，在安装路径下D:\cadence\Cadence\SPB_Data\pcbenv，用记事本打开e

Allegro走等长线设置cadence PCB走等长线设置https://www.sohu.com/a/250499005_657253提到绕等长的问题，就不得不说一下等长约束规则的设置了。在allegro的规则管理器里，只有你想不到的规则，没有设置不了的。正是因为其五花八门，所以经常有很多的BUG出现，对于很多人来说，建规则会成为比较难跨越的高山。等长规则的设置有多种不同的方法，有傻白甜型，有端方君子型，有腹黑高冷型，总有一款适合你的。1 做人从傻白甜开始望文生义，傻白甜就是操作简单，结果尽

Allegro实操总结01PCB封装时何时需要画Keepout层？一般画多大尺寸？Allegro软件中如何录制以及调用script文件？Allegro怎么对相同的模块进行复用？Allegro中Groups组的创建以及使用之后如何打散？PCB设计时，怎么导出DXF结构文件？PCB设计时，如何对结构元器件进行定位操作？多个铜皮重叠时，铜皮的优先级应该怎么设置？Allegro软件中阵列过孔如何使用？PCB封装时何时需要画Keepout层？一般画多大尺寸？根据元器件的Datasheet要求。Allegro软

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Allegro 的一些实用操作技巧allegro 丝印 对齐_Cadence Allegro 17.2高级功能- Label Tune 批量字符对齐功能直接选择 Allegro Enterprise PCB Designer Suite，这个功能比较全总结cadence17.2里面怎么创建椭圆形或者方形的孔原文链接：https://blog.csdn.net/weixin_42545050/article/details/122937.

Allegro指定文件夹输出输出光绘文件allegro 让光绘文件gerber生成到一个指定的文件夹里https://www.fanyedu.com/content/2767.html第一步，点击Setup-User Preferences选项，如图6-325所示；图6-325 调用用户配置命令第二步，在弹出的User Preferences Editor选项卡中的File_management目录下，点击Output_dir，在ads_sdart的选项内填入出的Gerber文件夹目录名称，设置后

Allegro中设置开窗的方法（其实就是使铜皮裸露） 应用场景Allegro中设置开窗的方法原文链接：https://blog.csdn.net/sternlycore/article/details/104588440应用场景在PCB设计应用场景中，需要设置开窗用来做屏蔽罩、散热、接地等作用。今天就介绍下Allegro中如何设置开窗。所谓“开窗”即是那个区域没有阻焊层，直接露出铜箔。那么该如何操作呢？首先要明确开窗的层，需要在Board geometry中选择Soldermask Top(Top

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Cadence复用电路原理图及其PCB布局1.绘制Module的原理图1.1 画好要复用的电路的原理图1.2 给元器件增加reuse属性1.3 导出网表2.绘制Module的PCB2.1 新建*.brd，导入网表，绘制好布局2.2 创建PCB module2.3 设置modulepath3.使用Module3.1 放置层次化BLOCK3.2 Annotate位号重排与指定mark3.3 导出网表3.4 新建brd，试试复用效果4.Modul

Cadence快速画原理图封装（适合复杂器件）Cadence快速画原理图封装库一、新建一个原理图封装二、阵列放置管脚原文链接：https://blog.csdn.net/qq_42057393/article/details/120938877Cadence快速画原理图封装库背景：当我们碰到管脚数很多的器件，一个个手敲定义，太慢了。Cadence就有一个很方便强大的功能，可以结合excel进行对其管脚参数定义进行编辑。（快的地方：芯片手册中管脚定义复制粘贴到excel）一、新建一个原理图封装进入c

Cadence SPB原理图复用和模块设计复用本人正在按照这个方法进行尝试，后续会写出带图的详细设计。show下本人的复用电路：![在这里插入图片描述](https://img-blog.csdnimg.cn/4e6503893dc64d5b8304d567ad84b1b9.png?x-oss-process=image/watermark,type_d3F5LXplbmhlaQ,shadow_50,text_Q1NETiBA5a6B6Z2Z6Ie06L-cMjAyMQ==,size_18,color_F

文章目录一. 复用Parameters有什么作用二. 如何导出Parameters2.1 打开Export Allegro Parameters窗口2.2 各参数含义2.3 修改层叠名称2.4 导出参数 与 参数分享三. 如何导入Parameters3.1 修改层叠数和名称3.2 打开Import parameter file窗口3.2 导入parameter3.3 使用Library更快的导入prm原文链接：https://blog.csdn.net/weixin_42837669/article/de

Allegro模块布局和布局复用Allegro软件中对相同的模块进行模块复用Allegro 模块布局和布局复用原文链接：https://blog.csdn.net/weixin_43044164/article/details/106668577Allegro软件中对相同的模块进行模块复用我们在使用Allegro软件进行布局布线的操作的时，会遇到很多一模一样的模块，比如电源模块、存储器模块等等。这里我们讲解一下，在PCB中怎么对一个相同的模块进行复用，具体操作如下：第一步，将已经布局布线的模块，创建