数据选择器的设计
4选1多路选择器,电路模型如图3-4所示,时序仿真如图3-5所示。
图中,a,b,c,d是四个输入端口;s1,s2为通道选择控制信号端,y为输出端;
当s1、s0取值分别为00、01、10、11时,输出端y分别输出来自输入口a、b、c、d的数据。
module MUX41(a, b, c, d, s0, s1, y);
input a, b, c, d;
input s1, s0;
output y;
reg y;
always @(a, b, c, d, s1, s0)
begin
case ({s1, s0})
2'b00: y = a;
2'b01: y = b;
2'b10: y = c;
2'b11: y = d;
default: y = a;
endcase
end
endmodule