Verilog新手上路——多路选择器

电路信息

• 纯组合逻辑。
• 根据控制信号的值，把输入信号之一连接到输出信号上。
• 可能的变化。

1. 数据信号的宽度
2. 选通逻辑的变化，控制信号为0或1时选通哪个通道

实例： 4选1 的mux

代码：

// mux4  top, 选择器（mux）的代码，
module mux4 (
  IN0       ,   // input 1
  IN1       ,   // input 2
  IN2       ,   // input 3
  IN3       ,   // input 4
  SEL       ,   // select 
  OUT       );  // out data
parameter WL = 16;      // 输入输出数据信号位宽
input [WL-1:0] IN0, IN1,IN2,IN3;// 选择器的两个输入数据信号
input [2-1:0] SEL;              // 通道选通的控制信号
output[WL-1:0] OUT;     // 选择器的输入数据信号

reg   [WL-1:0] OUT;
// 生成组合逻辑的代码
always @ (IN0 or IN1 or IN2 or IN3 or SEL) begin
  if(SEL==2'b00) // SEL为0 选择输入0
    OUT = IN0 ;
  else if (SEL==2'b01)    // SEL为1 选择输入1
    OUT = IN1;
  else if (SEL==2'b10)    // SEL为2 选择输入2
    OUT = IN2;
  else                 // SEL为3 选择输入3
    OUT = IN3;
end
endmodule
// endmodule top

RTLviewer：

波形仿真：