与门，AND Gate

2.1 简介

 与的含义是只有当决定一件事情的所有条件都具备时，这个事件才会发生。
 又称“与电路” 、“逻辑与电路”。

表达式 F = A & B
国内标准符合

国际标准符合

2.2 任务

  通过modelsim软件，分析与门的逻辑行为。

2.3 程序设计

下面展示 功能代码。

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/15 17:28:25
// Design Name: 
// Module Name: and_gate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

// Verilog 功能代码如下：

module and_gate(
//input
input    a,
input    b,
//output
output   y
    );
    
assign   y =  a & b ;
  
endmodule


// Verilog 仿真代码如下：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/02/15 17:40:44
// Design Name: 
// Module Name: tb_and_gate
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module tb_and_gate();

  reg    sys_clk;
  reg    sys_rst_n;
  reg    a;
  reg    b;
  
  wire   y;
   
   
 initial    begin
    sys_clk = 1'b0;
    sys_rst_n = 1'b0;
    a = 1'b0;
    b = 1'b0;
    #100
    sys_rst_n  = 1'b1;
    a = 1'b0;
    b = 1'b1;
    #200
    a = 1'b1;
    b = 1'b0;
    #300
    a = 1'b1;
    b = 1'b1; 
    #400
    a = 1'b0;
    b = 1'b0;  
   end 
    
always  #10  sys_clk  =  ~ sys_clk ;
   
and_gate  u_and_gate(
//input
    .a(a),
    .b(b),
//output
    .y(y)
 );
    
endmodule

2.4 仿真验证

结论：只有当a与b 都为1是，输出y为1。