异非门，Xor Gate

5.1 简介

 异或的含义是如果A、B两个值不相同，则A和B异或结果为1。如果A、B两个值相同，则A和B异或结果为0。
 又称“异或电路” 、“逻辑异或电路”。
 注意：异或门有2个输入端，1个输出端。

表达式 F = A^B
国内标准符合

国际标准符合

5.2 任务

  通过modelsim软件，分析“异或门"的逻辑行为。

5.3 程序设计

下面展示 功能代码。

`timescale 1ns / 1ps

// Verilog 功能代码如下：

module Xor_gate(
//input
input    a,
input    b,
//output
output   y
    );
    
assign   y =  a^b ;
  
endmodule




// Verilog 仿真代码如下：

`timescale 1ns / 1ps
//

 module tb_and_gate();

  reg    sys_clk;
  reg    sys_rst_n;
  reg    a;
  reg    b;
  
  wire   y;
   
   
 initial    begin
    sys_clk = 1'b0;
    sys_rst_n = 1'b0;
    a = 1'b0;
    b = 1'b0;
    #100
    sys_rst_n  = 1'b1;
    a = 1'b0;
    b = 1'b1;
    #200
    a = 1'b1;
    b = 1'b0;
    #300
    a = 1'b1;
    b = 1'b1; 
    #400
    a = 1'b0;
    b = 1'b0;  
   end 
    
always  #10  sys_clk  =  ~ sys_clk ;
   
Xor_gate  u_Xor_gate(
//input
    .a(a),
    .b(b),
//output
    .y(y)
 );
    
endmodule

5.4 仿真验证

结论：当a和b相同时，输出y就为0，当a和b不同时，输出y就为1。

参看文献：正点原子