logisim、quartus分别实现数字秒表

Curiosity :)

已于 2022-03-24 18:43:57 修改

阅读量6.1k

点赞数 7

文章标签：硬件工程 fpga开发

于 2022-03-22 16:52:00 首次发布

版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。

本文链接：https://blog.csdn.net/m0_50824556/article/details/123664798

版权

设计并实现计时长度为60秒的秒表，计时单位为百分秒。

一、logisim:

1.分频器的实现：

设定输入时钟信号为4.1KHz，设计分频器，产生百分秒输出时钟信号；

首先看分频器在整个电路中的作用，秒表计时低位从百分秒开始计，因此需要百分秒周期的信号输入，既100Hz的时钟信号，要将logisim输入的4.1KHz分频为100Hz，可知需要设置分频系数为1/41的分频器，对原频率进行41分频。

分频器由计数器组成，首先需要设计带有进位功能的模41计数器:

在这里插入图片描述
如图为logisim中设计的模41计数器，采用两片封装的74161进行级联，低位片采用置数法构成模10计数器，每计10个数通过与非门向高位片产生CP信号，使高位片计1。当高位片计到4低位片计到1时通过与非门产生低电位作用于CR非进行整体清零，并同时产生一个向高位的进位信号。由此构成了从0计到40的模41计数器。

以4分频为例，原输入频率通过m4计数器产生的进位信号波形如图所示，要进位4分频，必须在每个进位信号时使得输出信号反转，如图CLK_OUT波形所示。

在这里插入图片描述

然后需要设计两个计数相同的计数器，一个由上升沿驱动，一个由下降沿驱动，将输出信号进行或运算，既可以得到50％占空比的奇数分频器。设计的电路如下图所示：

在这里插入图片描述

将前面设计的模41计数器进行封装，将它的进位输出连接到JK触发器的CP端，JK触发器的JK端同时接高电平，这样就实现了每当计数器计满输出进位信号使得JK触发器的输出进行翻转。

在这里插入图片描述

上下两个M41计数器，本身为上升沿触发方式，给下面的计数器输入端添加了非门构成了下降沿触发的计数器。最后将上下两个输出信号通过或门，构成了输出信号为50

最低0.47元/天解锁文章

评论 1

被折叠的条评论为什么被折叠?

到【灌水乐园】发言

查看更多评论

添加红包

成就一亿技术人!

hope_wisdom

发出的红包

实付元

使用余额支付

点击重新获取

扫码支付

钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。