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RSS订阅原创 硬盘初始化
比如说,分个大小为80G的ntfs格式分区，输入卷的大小80*1024mb，然后下一步；第二，分区操作：下面进行分区,在空的硬盘上点击右键,选择 新建简单卷,开始进入分区的操作，具体大小，可根据自己的需求实际自行分配，在向导页直接点击下一步。第一：格式化操作：新购买回来的硬盘，要想正常的使用，你可以在在“此电脑/我的电脑/计算机”上,点击鼠标右键，在弹出的菜单中选择“管理”。，如果有新装的硬盘,系统会自动弹出初始化磁盘的提示，大于2T的硬盘，选GPT，反之，选MBR即可。
2024-04-13 14:58:33
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原创 linux中各种问题及解决
bash: ./femu-copy-scripts.sh: /bin/bash^M:错误的解释器: 没有那个文件或目录zxk@zxk-ThinkStation-K-C2:~/桌面/FEMU-ZXK/FEMU-org/build-femu$ dos2unix femu-copy-scripts.shdos2unix: 正在转换文件 femu-copy-scripts.sh 为Unix格式...
2024-01-21 21:55:18
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原创 Linux、gitbash命令
git branch -a /*查看该文件下的分支，一般默认master ， git checkout 分支名 切换到已有分支 git checkout -b 分支名 创建一个分支后立即切换*/git push https 分支 //分支可为 master 自己创建的 https也可以重命名。git add . //添加所有文件于暂存区 git add 文件名 添加某个文件名。mv 文件名/文件夹名 目标文件夹名。rm -r 文件名/文件夹名。
2023-06-03 15:12:52
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原创 MATLAB load、save、plot
函数绘制矩阵中的每一列对向量的图。如果矩阵的列数等于向量长度，则该函数绘制矩阵中的每一行对向量的图。如果矩阵为方阵，则该函数绘制每一列对向量的图。中的一个是向量而另一个是矩阵，则矩阵的各维中必须有一维与向量的长度相等。如果矩阵的行数等于向量长度，则。设置每个线条的线型、标记符号和颜色。对组的图，所有线条都使用相同的坐标区。legend()在图的右上角加入图例。都是向量，则它们的长度必须相同。均为矩阵，则它们的大小必须相同。无先后顺序linespec。
2023-04-23 18:42:44
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原创 MATLAB学习3 数据类型，字符串
由于MATLAB将字符串以其相对应的ASCII码储存成一个行向量，因此如果字符串直接进行数值运算，则其结果就变成一般数值向量的运算，而不再是字符串的运算。double：用来查看字符串的ASCII码储存内容，包括空格(ASCII码为32)。findstr(x,x1)：寻找在某个长字符串x中的子字符串x1，返回其起始位置。str(str == 'a') = 'Z' % 得到 'ZZrdvZrk'length（str）：用来计算字符串的长度(即组成字符的个数)。deblank(x)：删除字符串尾部的空格。
2023-04-22 12:55:24
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原创 MATLAB学习2
Ctrl+r 注释%%%%设置断点breakpoint进行debug调试Ctrl+i 缩进 或 选中code右键 smart indent 智能缩进自上而下运行结构化编程使用循环语句应尽量预先分配内存空间使用which命令查看内置函数源代码文件的位置,与edit命令结合可以查看内置函数的源代码正经人谁看代码，直接doc看看怎么用 拿来主义函数句柄 = @(输入变量) 输出变量。
2023-04-21 21:31:48
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原创 MATLAB学习1
加semicolon（分号） 抑制输出=不显示 []中加space或者逗号[B,C] 横向拼接。A(取的行，：) %colon（冒号）代所有列。A(取的行，：) =[] %将所选部分删除。sortrows(A) 行交换；%加semicolon 竖向拼接。% .^ 对应元素取对应位置幂。%e是 2*2的matrix。%也用来寻址对应元素的位置索引。()%用于索引 一定要。% 每个元素加个常数。A(取的行，取的列)
2023-04-20 20:10:55
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原创 Verilog学习5
另请注意循环变量 i，HDLBits 上的 solution 中，i 定义于 for 循环的括号中，这在 Verilog 的语法中是不被允许的，是 SystemVerilog 的语法。for 循环描述了电路的行为，而不是电路的结构，因此，for 循环必须置于比如 always 块这样的过程块中。但需要强调的是，for 循环中的“循环”指的是代码层面的循环，而如你所知，电路是不存在循环这种的东西的，无论是信号而是门电路，都不存在循环一说。这里所谓的端口顺序指的是模块端口的定义顺序。
2023-04-12 22:17:54
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原创 Verilog学习4
但我可以向你保证，综合器没有厉害到能通过上下文，察言观色，“热心而正确”地帮你声明信号，它只会将其声明为 1 bit wire 型信号，当你本来需要使用一个超过 1 bit 的向量，但又忘记声明时，综合器往往就好心办坏事了。往往会忘记声明连接 IP 模块之间的中间变量，而这些变量的隐式声明就可能被综合器“好心办了坏事”。转载：信号变量有两种声明方式，一是使用 wire 或者 assign 语句进行显示声明和定义，二是综合器的隐式声明和定义。// b = 1 隐式声明并定于了 b。
2023-04-12 12:10:19
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原创 Verilog学习 3
verilog中可综合语句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while，repeat（while、repeat循环可综合时，要具有明确的循环表达式和循环条件，for可综合时也要有具体的循环范围），`define。（1）不能使用initial，initial一般使用在测试程序，做初始化。
2023-04-11 14:32:31
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原创 Verilog学习2
在非阻塞中 通过加入寄存器 分割组合电路即延迟变小；同时工作（驱动方程，次态方程） 输出即输出方程。fork join 语句不可综合；块内可以交换语句顺序。流水线方法 ：非阻塞语句即加入寄存器 让寄存器同时工作。一般不人为的加延迟，加上的延迟一般都是实际电路中的延迟。时序中（1） 从输出端看电路图，可用阻塞赋值。在阻塞中，组合电路过长，造成的延迟过长。语句块一定为串行begin end\。在vhdl中不用initial语句。寄存器->组合电路->寄存器。是由寄存器和寄存器之间。
2023-04-10 14:00:07
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原创 Verilog学习1
而相等== 则不能 位宽不一样 输出可能为1（0011 ==11）全等“===”可以用来比较x与z 输出 0/1 位宽不一样 输出一定为0。a
2023-04-07 17:14:24
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原创 前向传播笔记
w为模型参数，x为输入，f或s为该输入下的得分，L为损失函数 错的结果 与对的结果的 损失，错的结果得分越大，损失越高，容易错判。更新w模型参数 反向传播 （反馈）R为模型参数的函数，正则化惩罚项。
2023-04-02 17:04:21
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空空如也
参数不是正常在调用FIFO核时 报错里面的参数不是正常的的
2023-07-13
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